JPS5951743B2 - 半導体集積装置 - Google Patents
半導体集積装置Info
- Publication number
- JPS5951743B2 JPS5951743B2 JP53136724A JP13672478A JPS5951743B2 JP S5951743 B2 JPS5951743 B2 JP S5951743B2 JP 53136724 A JP53136724 A JP 53136724A JP 13672478 A JP13672478 A JP 13672478A JP S5951743 B2 JPS5951743 B2 JP S5951743B2
- Authority
- JP
- Japan
- Prior art keywords
- single crystal
- semiconductor
- semiconductor single
- region
- main surface
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000004065 semiconductor Substances 0.000 title claims description 40
- 239000013078 crystal Substances 0.000 claims description 59
- 238000002955 isolation Methods 0.000 claims description 20
- 239000000758 substrate Substances 0.000 claims description 12
- 239000000463 material Substances 0.000 claims description 6
- 229910000679 solder Inorganic materials 0.000 claims description 6
- 238000000926 separation method Methods 0.000 claims description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 16
- 230000015556 catabolic process Effects 0.000 description 14
- 230000010354 integration Effects 0.000 description 13
- 238000009792 diffusion process Methods 0.000 description 10
- 229910052681 coesite Inorganic materials 0.000 description 8
- 229910052906 cristobalite Inorganic materials 0.000 description 8
- 239000000377 silicon dioxide Substances 0.000 description 8
- 235000012239 silicon dioxide Nutrition 0.000 description 8
- 229910052682 stishovite Inorganic materials 0.000 description 8
- 229910052905 tridymite Inorganic materials 0.000 description 8
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 description 7
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 5
- 229910052796 boron Inorganic materials 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000005684 electric field Effects 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 238000001259 photo etching Methods 0.000 description 4
- 238000005530 etching Methods 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 239000000969 carrier Substances 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 230000017525 heat dissipation Effects 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 241000219873 Vicia Species 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 238000005219 brazing Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 239000009719 polyimide resin Substances 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
- 239000013585 weight reducing agent Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0642—Isolation within the component, i.e. internal isolation
- H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76297—Dielectric isolation using EPIC techniques, i.e. epitaxial passivated integrated circuit
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0641—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region without components of the field effect type
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/732—Vertical transistors
- H01L29/7322—Vertical transistors having emitter-base and base-collector junctions leaving at the same surface of the body, e.g. planar transistor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/7404—Thyristor-type devices, e.g. having four-zone regenerative action structurally associated with at least one other device
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Element Separation (AREA)
- Thyristors (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は半導体集積装置（以後ＩＣと記す）に係り、特
に高耐圧、大電流下に好適なＩＣに関する。
に高耐圧、大電流下に好適なＩＣに関する。
近年ＩＣの応用範囲の拡大が著るしく、それに伴い要求
される機能も多様、かつ高度化している。
される機能も多様、かつ高度化している。
特に家電品・事務及び産業機器分野では高耐圧（ＩＯＯ
Ｖ以上）、大電流（ＩＡ以上）のトランジスタ・トラン
ジスタ・ロジック（ＴＴＬ）コンパチブルな低コストパ
ワーＩＣが強く要望されてきている。現在この種の用途
にはもつぱらハイブリッドＩＣが用いられているが以下
の理由からモノリシックＩＣ化が強く要望されている。
Ｖ以上）、大電流（ＩＡ以上）のトランジスタ・トラン
ジスタ・ロジック（ＴＴＬ）コンパチブルな低コストパ
ワーＩＣが強く要望されてきている。現在この種の用途
にはもつぱらハイブリッドＩＣが用いられているが以下
の理由からモノリシックＩＣ化が強く要望されている。
１高密度集積が困難であり低コスト化に限界がある。
２高密度集積が困難であるため小型・軽量化に限界があ
る。
る。
３結線個所が多いため信頼性が劣る。
しかるに現状のモノリシツクＩＣはこの種の高性能・高
耐圧・大電流化の用途に適用できるには致つていない。
耐圧・大電流化の用途に適用できるには致つていない。
以下に若干詳しく説明する。まず、接合分離型ＩＣはリ
ークや寄生効果が多く、制御用の微小電力回露素子とパ
ワー素子とを混在させることは困難である。この点、誘
導体分離型ＩＣが好適であり、高耐圧ＩＣとして実用に
供されている。しかしこの誘導体分離型ＩＣも大電流化
・高集積化するに当つては以下の理由により極めて不満
足である。１ 半導体単結晶島（以下単結晶島と記す）
内に作製されたパワー素子はヒートジグまでの間に誘電
体及び半導体多結晶領域（以下多結晶領域と記す）が介
在するため通常の縦型個別素子に比べ熱放散が悪＜、大
電流容量化が困難である。
ークや寄生効果が多く、制御用の微小電力回露素子とパ
ワー素子とを混在させることは困難である。この点、誘
導体分離型ＩＣが好適であり、高耐圧ＩＣとして実用に
供されている。しかしこの誘導体分離型ＩＣも大電流化
・高集積化するに当つては以下の理由により極めて不満
足である。１ 半導体単結晶島（以下単結晶島と記す）
内に作製されたパワー素子はヒートジグまでの間に誘電
体及び半導体多結晶領域（以下多結晶領域と記す）が介
在するため通常の縦型個別素子に比べ熱放散が悪＜、大
電流容量化が困難である。
２ 誘電体と単結晶島界面の諸欠陥が耐圧に及ぽす影響
をさけるため単結晶島厚さは高耐圧素子に合せて設計さ
れる。
をさけるため単結晶島厚さは高耐圧素子に合せて設計さ
れる。
例えば降伏電圧における空乏層幅以上に設計される。こ
の結果制御用の低耐圧素子も不必要に厚い単結晶島を強
制されることになる。島が厚くなると分離溝形成時のエ
ツチング用マスク幅を広くする必要があるため集積度が
低減する。通常、ＩＣ内には高耐圧素子よりも制御用低
耐圧素子数が多いためこれによる集積度が低下は甚大で
ある。３ 単結晶島内に形成された高耐圧素子は半導体
装置の同一主面から端子を取り出されるため、端子間を
耐圧に見当つた一定距離（例えば降伏電圧における空乏
層幅以上）に離す必要がある。
の結果制御用の低耐圧素子も不必要に厚い単結晶島を強
制されることになる。島が厚くなると分離溝形成時のエ
ツチング用マスク幅を広くする必要があるため集積度が
低減する。通常、ＩＣ内には高耐圧素子よりも制御用低
耐圧素子数が多いためこれによる集積度が低下は甚大で
ある。３ 単結晶島内に形成された高耐圧素子は半導体
装置の同一主面から端子を取り出されるため、端子間を
耐圧に見当つた一定距離（例えば降伏電圧における空乏
層幅以上）に離す必要がある。
このため縦型素子に比べ半導体装置の主面に占める高耐
圧素子の占有面積が大きく集積度が低い。４ 誘電体と
単結晶島底との界面に存在する諸欠陥を介してキヤリア
が再結合消滅し有効に寄与しない。
圧素子の占有面積が大きく集積度が低い。４ 誘電体と
単結晶島底との界面に存在する諸欠陥を介してキヤリア
が再結合消滅し有効に寄与しない。
このためダイオードやサイリスタの順電圧降下ＦＶＤの
増大、及びトランジスタのオン抵抗の増・大や電流増幅
率の低減が生じる。
増大、及びトランジスタのオン抵抗の増・大や電流増幅
率の低減が生じる。
これらは電力損失の増大を招き電流容量の増大を防げる
。特にサイリスタの場合はラテラル構造にせざるを得な
いため上記キヤリアの損失の他にバルク内で損消するキ
ヤリアも多く存在するので縦型素子に比べ順電圧降下Ｆ
ＶＤの増大すなわち電力損失の増大が著るしい。本発明
の目的は前述した従来技術の欠点を克復し、高耐圧・大
電流・高集積モノリシツクＩＣを提供することにある。
。特にサイリスタの場合はラテラル構造にせざるを得な
いため上記キヤリアの損失の他にバルク内で損消するキ
ヤリアも多く存在するので縦型素子に比べ順電圧降下Ｆ
ＶＤの増大すなわち電力損失の増大が著るしい。本発明
の目的は前述した従来技術の欠点を克復し、高耐圧・大
電流・高集積モノリシツクＩＣを提供することにある。
本発明の特徴とするところは電流容量の小さいプレーナ
素子もしくはラテラル素子と高耐圧で電流容量の大きい
縦構造素子とを誘電体分離技術とＪ接合分離技術を用い
て、１個の絶縁分離基板内にモノリシツク化したことに
ある。
素子もしくはラテラル素子と高耐圧で電流容量の大きい
縦構造素子とを誘電体分離技術とＪ接合分離技術を用い
て、１個の絶縁分離基板内にモノリシツク化したことに
ある。
本発明になるモノリシツクＩＣでは電流容量の大きい素
子は縦構造素子として形成され素子の一方の主電極を介
してヒートシンクであるステムに固着・直結できるので
熱放散が良く又ラテラル素子に比べ電力損失を小さくで
きるので大電流化が容易である。
子は縦構造素子として形成され素子の一方の主電極を介
してヒートシンクであるステムに固着・直結できるので
熱放散が良く又ラテラル素子に比べ電力損失を小さくで
きるので大電流化が容易である。
又縦構造素子であるため主に素子の縦構造を調節するこ
とにより高耐圧を確保でき、横構造は耐圧による規制を
ほとんど受けないようすることができ、従つて装置主面
に占める高耐圧素子の占有面積を低減でき集積度を向上
できる。本発明になるモノリシツクＩＣでは低耐圧の素
子が集積される単結晶島厚さを高耐圧素子とは独立して
設定できるので、低耐圧に見合つた薄い単結晶島厚とす
ることができ、従つて分離溝形成時のエツチングマスク
幅を狭くでき集積度を向上できる。以下実施例に基づき
本発明を詳細に説明する。
とにより高耐圧を確保でき、横構造は耐圧による規制を
ほとんど受けないようすることができ、従つて装置主面
に占める高耐圧素子の占有面積を低減でき集積度を向上
できる。本発明になるモノリシツクＩＣでは低耐圧の素
子が集積される単結晶島厚さを高耐圧素子とは独立して
設定できるので、低耐圧に見合つた薄い単結晶島厚とす
ることができ、従つて分離溝形成時のエツチングマスク
幅を狭くでき集積度を向上できる。以下実施例に基づき
本発明を詳細に説明する。
第１図は第２図に示す本発明になる半導体集積装置の回
路構成を示す。この回路は高耐圧（＞２００Ｖ）、高Ｄ
ｖ／Ｄｔ耐量（＞１０００Ｖ／μｓ）を実現するのに好
適である。両図において、サイリスタＴＨＹは半導体装
置の主面間に延在する単結晶領域１に縦構造で集積され
る。
路構成を示す。この回路は高耐圧（＞２００Ｖ）、高Ｄ
ｖ／Ｄｔ耐量（＞１０００Ｖ／μｓ）を実現するのに好
適である。両図において、サイリスタＴＨＹは半導体装
置の主面間に延在する単結晶領域１に縦構造で集積され
る。
ステム５側からＰＥ−ＮＢ−ＰＢ−ＮＥなる４層構成で
あり、ＰＥ−ＮＥ両層には各々Ａｌ電極２，３が低抵抗
接触される。アノードＡｌ電極２は鑞材４を介してステ
ム５と連結される。カソードＡｌ電極３はリード線６を
介してステム５に絶縁して固定された図示していないリ
ードピンに連結される。ダイオードＤ，，Ｄ。は各々単
結晶島８，９にトランジスタＴＲＳ及び抵抗Ｒは単結晶
島１０に集積される。これら素子Ｄｌ，Ｄ２、ＴＲＳ、
Ｒは横（ラテラル）構造である。ゲート用リード線１１
はリード線６とは別の図示していないリードピンに連結
され、外部回路及び電源等に接続される。半導体集積装
置の表面はＳｉＯ２膜１３，１４で被覆され、素子連結
用Ａｌ配線を形成した上側主表面は外部雰囲気の影響を
防ぐため、さらにスパツタＳｉＯ２，Ｓｉ３Ｎ４、ポリ
イミド膜等の第２パツシベーシヨン膜１５で被覆される
。各単結晶島はＳｉＯ２膜１６により多結晶領域１２と
絶縁されているが、サイリスタを集積した多結晶領域１
はＳｉＯ２膜１６と単結晶内に形成されたＰ−ｎ接合１
８とにより多結晶領域１２と絶縁される。分離接合が単
結晶内に形成されているためリークは極めて少ない。尚
、図中の７はチヤンネルカツト用ｎ層、点線］９は多結
晶領域と単結晶領域の境界線を示す。サイリスタのカソ
ード及びゲートＡｌ電極３，１１ａはＪ２接合を、アノ
ードＡｌ電極２はＪ１接合を横切つて装置表面に延在せ
しめることにより、順及び逆バイアス印加時の表面付近
における電界集中を緩和せしめるいわゆるフイールドプ
レートとして作用させ高耐圧化を計つている。
あり、ＰＥ−ＮＥ両層には各々Ａｌ電極２，３が低抵抗
接触される。アノードＡｌ電極２は鑞材４を介してステ
ム５と連結される。カソードＡｌ電極３はリード線６を
介してステム５に絶縁して固定された図示していないリ
ードピンに連結される。ダイオードＤ，，Ｄ。は各々単
結晶島８，９にトランジスタＴＲＳ及び抵抗Ｒは単結晶
島１０に集積される。これら素子Ｄｌ，Ｄ２、ＴＲＳ、
Ｒは横（ラテラル）構造である。ゲート用リード線１１
はリード線６とは別の図示していないリードピンに連結
され、外部回路及び電源等に接続される。半導体集積装
置の表面はＳｉＯ２膜１３，１４で被覆され、素子連結
用Ａｌ配線を形成した上側主表面は外部雰囲気の影響を
防ぐため、さらにスパツタＳｉＯ２，Ｓｉ３Ｎ４、ポリ
イミド膜等の第２パツシベーシヨン膜１５で被覆される
。各単結晶島はＳｉＯ２膜１６により多結晶領域１２と
絶縁されているが、サイリスタを集積した多結晶領域１
はＳｉＯ２膜１６と単結晶内に形成されたＰ−ｎ接合１
８とにより多結晶領域１２と絶縁される。分離接合が単
結晶内に形成されているためリークは極めて少ない。尚
、図中の７はチヤンネルカツト用ｎ層、点線］９は多結
晶領域と単結晶領域の境界線を示す。サイリスタのカソ
ード及びゲートＡｌ電極３，１１ａはＪ２接合を、アノ
ードＡｌ電極２はＪ１接合を横切つて装置表面に延在せ
しめることにより、順及び逆バイアス印加時の表面付近
における電界集中を緩和せしめるいわゆるフイールドプ
レートとして作用させ高耐圧化を計つている。
この結果本実施例になるサイリスタの耐圧は素子表面で
なくＳｉバルタ内の降伏電圧で定まる。本実施例の順逆
耐圧は６００Ｖ、定絡電流５Ａ．ｄｖ／Ｄｔ耐量１００
０Ｖ／μＳ以上である。本実施例の単結晶島厚さは５０
μｍ以下、半導体装置厚さは約１２０μＭｐＥ，ｐＢ拡
散深さ２５μＭ．ｎＢ幅約７０μＭ．ｎＢ濃度３×１０
１４ｃｍ−３である。又チツプサイズは２．８×２．４
ｍＪ、サイリスタを集積した単結晶領域１のリード線取
出し側のサイズは２．４×２．２ｍｉである。次に本実
施例の製法を第３図により説明する。
なくＳｉバルタ内の降伏電圧で定まる。本実施例の順逆
耐圧は６００Ｖ、定絡電流５Ａ．ｄｖ／Ｄｔ耐量１００
０Ｖ／μＳ以上である。本実施例の単結晶島厚さは５０
μｍ以下、半導体装置厚さは約１２０μＭｐＥ，ｐＢ拡
散深さ２５μＭ．ｎＢ幅約７０μＭ．ｎＢ濃度３×１０
１４ｃｍ−３である。又チツプサイズは２．８×２．４
ｍＪ、サイリスタを集積した単結晶領域１のリード線取
出し側のサイズは２．４×２．２ｍｉである。次に本実
施例の製法を第３図により説明する。
まずｎ型（１００）面Ｓｉ単結晶基板（１×１０１４ｃ
ｍ−３）を選択エツチングし分離用溝を形成する。つい
で第１の酸化をし単結晶領域１を形成する部分をホトエ
ツチング除去し第３図ａに示す形状とす．る。ついでＳ
ｉを気相エピタキシヤル成長させ、成長面を研磨し第３
図ｂに示す形状にする。酸化膜除去部には単結晶領域が
、ＳｉＯ２膜上には多結晶領域が成長する。両層の境界
を点線で示す。次に基板側を研磨して所定の厚さ１２０
μｍとし、つい・で第２の酸化をし、選択的にボロンを
拡散してＰ層を形成し第３図Ｃに示す形状にする。多結
晶領域１２のボロンの拡散速度は単結晶領域に比べ約１
桁大きい。従つて単結晶領域に所定の深さのＰ層を形成
する間に多結晶領域１２では単結晶島底の分離用ＳｉＯ
２まで到達しさらに多結晶領域１２から単結晶領域１に
拡散し、Ｐ−ｎ分離用の接合が形成される。ついで第２
の酸化膜及びボロン拡散の間に形成されたボロン含有Ｓ
ｉＯ２膜をホトエツチングしてｎ層拡散窓を開け、リン
を拡散してｎ層を形成し第３図ｄに示す形状にする。以
下の工程については図は省略するが略記すると次のとお
りである。Ａｌコンタクト用の窓をホトエツチングで開
け、Ａｌ蒸着し、さらにホトエツチングによりＡｌ配線
パターンを形成する。ついで例えばポリイミド樹脂１５
を被覆し、この樹脂をホトエツチングしてリードボンデ
ング用窓を開け、ダイシングし第２図に示すチツプ部を
完成する。さらにステム５に鑞材４にてダイボンデング
し、ついでリードボンダし第２図の装置を完成する。本
発明ではパワー素子であるサイリスタのアノードがヒー
トシンクとして作用するステム上に良好な熱伝導体であ
る鑞材を介してマウントされている。一方、通常のリー
ドボンデング方式の誘電体分離１ＣはサイリスタのＮＢ
層が絶縁分離用のＳｉＯ２膜および多結晶領域さらにソ
ルダーを介してステムに熱的に結合されるか、もしくは
リード線を介してリードピンに熱的に結合されている。
従つて本発明ではヒートシンクでの熱抵抗が通常の誘導
体分離１Ｃに比べ約１／５以下と小さいので洞一ステム
・同一接合部の温度上昇で大電流を通電できる。例えば
２０×１０×１．３７ｚｄ（７）ＣＵ製ステムにマウン
トした場合の熱抵抗は１／５以下であり平均５Ａの通電
が可能であつたが、通常の誘電体分離１Ｃは熱破損した
。又本発明のサイリスタは縦型構造であるため同じＪ３
接合面積をもつ通常の誘電体分離Ｃに比ベオン電圧を小
さくできる、。
ｍ−３）を選択エツチングし分離用溝を形成する。つい
で第１の酸化をし単結晶領域１を形成する部分をホトエ
ツチング除去し第３図ａに示す形状とす．る。ついでＳ
ｉを気相エピタキシヤル成長させ、成長面を研磨し第３
図ｂに示す形状にする。酸化膜除去部には単結晶領域が
、ＳｉＯ２膜上には多結晶領域が成長する。両層の境界
を点線で示す。次に基板側を研磨して所定の厚さ１２０
μｍとし、つい・で第２の酸化をし、選択的にボロンを
拡散してＰ層を形成し第３図Ｃに示す形状にする。多結
晶領域１２のボロンの拡散速度は単結晶領域に比べ約１
桁大きい。従つて単結晶領域に所定の深さのＰ層を形成
する間に多結晶領域１２では単結晶島底の分離用ＳｉＯ
２まで到達しさらに多結晶領域１２から単結晶領域１に
拡散し、Ｐ−ｎ分離用の接合が形成される。ついで第２
の酸化膜及びボロン拡散の間に形成されたボロン含有Ｓ
ｉＯ２膜をホトエツチングしてｎ層拡散窓を開け、リン
を拡散してｎ層を形成し第３図ｄに示す形状にする。以
下の工程については図は省略するが略記すると次のとお
りである。Ａｌコンタクト用の窓をホトエツチングで開
け、Ａｌ蒸着し、さらにホトエツチングによりＡｌ配線
パターンを形成する。ついで例えばポリイミド樹脂１５
を被覆し、この樹脂をホトエツチングしてリードボンデ
ング用窓を開け、ダイシングし第２図に示すチツプ部を
完成する。さらにステム５に鑞材４にてダイボンデング
し、ついでリードボンダし第２図の装置を完成する。本
発明ではパワー素子であるサイリスタのアノードがヒー
トシンクとして作用するステム上に良好な熱伝導体であ
る鑞材を介してマウントされている。一方、通常のリー
ドボンデング方式の誘電体分離１ＣはサイリスタのＮＢ
層が絶縁分離用のＳｉＯ２膜および多結晶領域さらにソ
ルダーを介してステムに熱的に結合されるか、もしくは
リード線を介してリードピンに熱的に結合されている。
従つて本発明ではヒートシンクでの熱抵抗が通常の誘導
体分離１Ｃに比べ約１／５以下と小さいので洞一ステム
・同一接合部の温度上昇で大電流を通電できる。例えば
２０×１０×１．３７ｚｄ（７）ＣＵ製ステムにマウン
トした場合の熱抵抗は１／５以下であり平均５Ａの通電
が可能であつたが、通常の誘電体分離１Ｃは熱破損した
。又本発明のサイリスタは縦型構造であるため同じＪ３
接合面積をもつ通常の誘電体分離Ｃに比ベオン電圧を小
さくできる、。
例えば１Ａ通電時の順電圧降下ＦＶＤが後者では２．０
Ｖ以上であつたが、本発明では１．２Ｖ以下であつた。
これは誘電体分離ＩＣ中のラテラル・サイリスタに比ベ
バルタ内キヤリア損失が少ないこと及びＪ３接合端の電
流集中が低減させることによると思われる。この結果同
じ熱容量をもつステムを用い、半導体集積装置の電力損
失を一定値に規定した場合の通電電流を大幅に増大でき
る。又本発明ではサイリスタが縦型構造であるためＰＥ
層とＮＥ層とは別主面に形成でき、この結果ラテラル構
造に比ベチツプ表面に占めるサイリスタ内蔵単結晶領域
の占有面積比を約２０％低減できる。
Ｖ以上であつたが、本発明では１．２Ｖ以下であつた。
これは誘電体分離ＩＣ中のラテラル・サイリスタに比ベ
バルタ内キヤリア損失が少ないこと及びＪ３接合端の電
流集中が低減させることによると思われる。この結果同
じ熱容量をもつステムを用い、半導体集積装置の電力損
失を一定値に規定した場合の通電電流を大幅に増大でき
る。又本発明ではサイリスタが縦型構造であるためＰＥ
層とＮＥ層とは別主面に形成でき、この結果ラテラル構
造に比ベチツプ表面に占めるサイリスタ内蔵単結晶領域
の占有面積比を約２０％低減できる。
さらに本発明では低圧印加素子を内蔵する単結晶島の厚
さを低減できる、ＮＢ層キヤリア濃度３×１０”’Ｃｍ
−゜のサイリスタに６００Ｖ印加した場合バルク内の空
乏層幅は５５μｍ程度と概算される。
さを低減できる、ＮＢ層キヤリア濃度３×１０”’Ｃｍ
−゜のサイリスタに６００Ｖ印加した場合バルク内の空
乏層幅は５５μｍ程度と概算される。
一方、通常の誘電体分離ＩＣではラテラル素子のオン電
圧や順電圧降下ＦＶＤを低減するため単結晶島の島底に
Ｎｆ層を形成する。従つて高耐圧を実現するには空乏層
がｎ″′層に到達しｎ゛層内でなだれ降伏を生ずるのを
防ぐ必要があり、高圧印加接合とＮｆ層間の距離は５５
μｍ以上にする必要がある。結局島深さは高圧接合深さ
２５μｍを加えた８０μｍ以上の深さにする必要がある
。従つて最小単結晶島の表面積は約２２５μｍ平方（８
０ｔａｎ５４．５゜μｍ平方）以上となる。ダイオード
Ｄ，，Ｄ。を集積する単結晶島８，９の表面積は６０Ｉ
ｔｍ×１５０ｆｔｍもあれば十分であるので不必要に大
きい表面積を強制されることになる。一方、本発明では
低圧印加素子を集積する単結晶島の島深さを高耐圧素子
の印加電圧とは独立に決定でき、上記の必要最小限の面
積にできるためチツプ面積を低減できる。第１図に示す
回路を複数個集積する場合や、ＴＴＬロジツクＩＣもチ
ツプ内に集積する場合等の．ように低圧・小電流容量の
素子数が増大する場合にこの効果は極めて大きい。又本
実施例のプロセスのごと＜低圧印加素子と高耐印加素子
（パワー素子）とを同一拡散で形成することをやめ、低
圧印加素子を別途浅い接合深．さの拡散で形成する場合
には横拡散幅を小さくできるので低圧印加素子を集積す
る単結晶島の最小表面積をさらに低減できる。
圧や順電圧降下ＦＶＤを低減するため単結晶島の島底に
Ｎｆ層を形成する。従つて高耐圧を実現するには空乏層
がｎ″′層に到達しｎ゛層内でなだれ降伏を生ずるのを
防ぐ必要があり、高圧印加接合とＮｆ層間の距離は５５
μｍ以上にする必要がある。結局島深さは高圧接合深さ
２５μｍを加えた８０μｍ以上の深さにする必要がある
。従つて最小単結晶島の表面積は約２２５μｍ平方（８
０ｔａｎ５４．５゜μｍ平方）以上となる。ダイオード
Ｄ，，Ｄ。を集積する単結晶島８，９の表面積は６０Ｉ
ｔｍ×１５０ｆｔｍもあれば十分であるので不必要に大
きい表面積を強制されることになる。一方、本発明では
低圧印加素子を集積する単結晶島の島深さを高耐圧素子
の印加電圧とは独立に決定でき、上記の必要最小限の面
積にできるためチツプ面積を低減できる。第１図に示す
回路を複数個集積する場合や、ＴＴＬロジツクＩＣもチ
ツプ内に集積する場合等の．ように低圧・小電流容量の
素子数が増大する場合にこの効果は極めて大きい。又本
実施例のプロセスのごと＜低圧印加素子と高耐印加素子
（パワー素子）とを同一拡散で形成することをやめ、低
圧印加素子を別途浅い接合深．さの拡散で形成する場合
には横拡散幅を小さくできるので低圧印加素子を集積す
る単結晶島の最小表面積をさらに低減できる。
このため単結晶島深さの低減効果はさらに著るし＜なる
。第５図は、本発明の一実施例であり、第４図にこ示す
回路の点線部を集積した半導体集積装置である。
。第５図は、本発明の一実施例であり、第４図にこ示す
回路の点線部を集積した半導体集積装置である。
第４図において、゛ＨＹは電界効果サイリスタであり、
その基本構造と動作原理は特開昭５０一１２９８７号公
報や正ＥＥＴｒａｎｓ− ＥｌｅｃｔｒＯｎＤｅｖｉｃ
ｅ４（ＥＤ−２３，Ａ８，Ｐ．９０５，１９７６年）等
に開示されている。
その基本構造と動作原理は特開昭５０一１２９８７号公
報や正ＥＥＴｒａｎｓ− ＥｌｅｃｔｒＯｎＤｅｖｉｃ
ｅ４（ＥＤ−２３，Ａ８，Ｐ．９０５，１９７６年）等
に開示されている。
この回路の動作は次のとおりである。論理回路ＴＴＬの
出力が１であり、トランジスタＴＲＳがオン時にはサイ
リスタＦＴＨＹはオフ状態にあり、論理回路ＴＴＬの出
力が０でトランジスタＴＲＳがオフするとサイリスタＦ
ＴＨＹはオンする。第５図において、単結晶領域２０に
は耐圧６００Ｖ、電流容量５ＡのサイリスタＦＴＨＹが
、単結晶島２１にはトランジスタＴＲＳが、単結晶島２
２には論理回路ＴＴＬが集積されている。
出力が１であり、トランジスタＴＲＳがオン時にはサイ
リスタＦＴＨＹはオフ状態にあり、論理回路ＴＴＬの出
力が０でトランジスタＴＲＳがオフするとサイリスタＦ
ＴＨＹはオンする。第５図において、単結晶領域２０に
は耐圧６００Ｖ、電流容量５ＡのサイリスタＦＴＨＹが
、単結晶島２１にはトランジスタＴＲＳが、単結晶島２
２には論理回路ＴＴＬが集積されている。
単結晶領域２０の厚さは２００μｍ、各単結晶島の厚さ
は４０μｍである。サイリスタＦＴＨＹのアノード電”
極２２は鑞材２４を介してステム２５に連結され、カソ
ード電極２３はリード線２６により図示していないリー
ドピンに接続される。サイリスタＦＴＨＹは縦構造素子
として集積され、ヒートシンクとして働くステム２５に
直結されるため熱抵抗が小さく電流容量を増大できる。
は４０μｍである。サイリスタＦＴＨＹのアノード電”
極２２は鑞材２４を介してステム２５に連結され、カソ
ード電極２３はリード線２６により図示していないリー
ドピンに接続される。サイリスタＦＴＨＹは縦構造素子
として集積され、ヒートシンクとして働くステム２５に
直結されるため熱抵抗が小さく電流容量を増大できる。
又トランジスタＴＲＳや論理回路ＴＴＬを集積する単結
晶島の厚さはサイリスタ耐圧に規制されず独立に浅＜設
定でき集積度を向上できる。第６図は本発明の他の実施
例であり高耐圧トランジスタとその駆動トランジスタお
よび論理回路を各々単結晶領域３０、単結晶島３１，３
２に集積したＩＣである。
晶島の厚さはサイリスタ耐圧に規制されず独立に浅＜設
定でき集積度を向上できる。第６図は本発明の他の実施
例であり高耐圧トランジスタとその駆動トランジスタお
よび論理回路を各々単結晶領域３０、単結晶島３１，３
２に集積したＩＣである。
トランジスタは耐圧１０００Ｖ、電流容量３Ａである。
高耐圧化を計るためベース・コレクタ接合上にはフイー
ルドプレートを設け表面の電界集中を緩和するとともに
、フイールドリミツテインダ・リング３７を設け表面及
びバルクの電界集中を緩和している。本実施例では第２
図や第５図に示す実施例と同様コレクタ電極３２をステ
ム３５に直結できるので熱抵抗が小さく電流容量の増大
が容易である。
高耐圧化を計るためベース・コレクタ接合上にはフイー
ルドプレートを設け表面の電界集中を緩和するとともに
、フイールドリミツテインダ・リング３７を設け表面及
びバルクの電界集中を緩和している。本実施例では第２
図や第５図に示す実施例と同様コレクタ電極３２をステ
ム３５に直結できるので熱抵抗が小さく電流容量の増大
が容易である。
又フイールドリミツテイング・リング３７及び分離用接
合３８により空乏層をｎ層内に拡げ電界強度を緩和でき
るため高耐圧化が可能であるが、単結晶島３１，３２の
厚さは１０００Ｖ印加時の空乏層幅より薄＜設定できこ
の結果集積度を向上できる。例えば本変形例では単結晶
領域３０の厚さは１７０μｍ、単結晶島３１，３２の厚
さは６μｍである。第５図、第６図に示す装置は第２図
に示す装置の製作プロセスを若干修正するだけで容易に
作製できるもので゛ある。
合３８により空乏層をｎ層内に拡げ電界強度を緩和でき
るため高耐圧化が可能であるが、単結晶島３１，３２の
厚さは１０００Ｖ印加時の空乏層幅より薄＜設定できこ
の結果集積度を向上できる。例えば本変形例では単結晶
領域３０の厚さは１７０μｍ、単結晶島３１，３２の厚
さは６μｍである。第５図、第６図に示す装置は第２図
に示す装置の製作プロセスを若干修正するだけで容易に
作製できるもので゛ある。
すなわち、第５図、第６図に示す装置はサイリスタの島
底及びバルク内のゲート部及び島底のフイールドリミツ
テイング・リンダが具備されている点が主要な構造上の
相異である。これらのゲート部及びフイールドリミツテ
イング・リングは第２図の製作フ冶セスに於て、分離溝
を形成后第１酸化を施した基板をホトエツチングしてＰ
型不純物（例えばボロン）を選択拡散し、しかる後第２
図に示す装置と同様のプロセスを施すことにより作製で
きる。第７図は本発明のさらに他の実施例を示している
。
底及びバルク内のゲート部及び島底のフイールドリミツ
テイング・リンダが具備されている点が主要な構造上の
相異である。これらのゲート部及びフイールドリミツテ
イング・リングは第２図の製作フ冶セスに於て、分離溝
を形成后第１酸化を施した基板をホトエツチングしてＰ
型不純物（例えばボロン）を選択拡散し、しかる後第２
図に示す装置と同様のプロセスを施すことにより作製で
きる。第７図は本発明のさらに他の実施例を示している
。
第２図装置において、サイリスタの縦寸法を調節し所望
の特性を得たい場合、ハンドリング面から最小限必要な
素子の厚さ（例えば１．００μｍ以１上）により規制さ
れる場合がある。この結果所望のＮＢ幅を得るためには
Ｐ拡散層を深くする必要が生じる。これは拡散深さを浅
くし集積度を向上させるという要求と相反する。第７図
はこの点を改善し、縦寸法の設計自由度を増大せしめた
もの１である。第７図ではステム４５に連結する単結晶
領域４０の主面に凹部４０ａが形成され、この凹部から
拡散された凸状のＰＥ層を有する。
の特性を得たい場合、ハンドリング面から最小限必要な
素子の厚さ（例えば１．００μｍ以１上）により規制さ
れる場合がある。この結果所望のＮＢ幅を得るためには
Ｐ拡散層を深くする必要が生じる。これは拡散深さを浅
くし集積度を向上させるという要求と相反する。第７図
はこの点を改善し、縦寸法の設計自由度を増大せしめた
もの１である。第７図ではステム４５に連結する単結晶
領域４０の主面に凹部４０ａが形成され、この凹部から
拡散された凸状のＰＥ層を有する。
凹部は異方性エツチング技術で作製されるのが好ましい
。この２実施例では凹部の深さを変えることにより所望
のＮＢ幅に調整できる。例えば好ましい一実施例ではチ
ツプ厚さ１６０μｍ、凹部の深さは５０μｍであり、両
主面からの拡散深さを各々２５μｍとすることにより約
６０μｍ（７）ＮＢ幅が得られる。 ２本発明
は前述した実施及び変形例に限定されるものでなく各種
の応用が可能である。例えば電力容量の大きい素子はサ
イリスタ以外の他の素子でもよく、各素子の要求される
特性に合せて装置のチツプ厚さは任意に選択できる。ま
た、絶縁分離基板内に集積化されるパワー素子は１個だ
けでなく、単結晶領域を増すことにより、複数個分につ
いても集積化することができる。
。この２実施例では凹部の深さを変えることにより所望
のＮＢ幅に調整できる。例えば好ましい一実施例ではチ
ツプ厚さ１６０μｍ、凹部の深さは５０μｍであり、両
主面からの拡散深さを各々２５μｍとすることにより約
６０μｍ（７）ＮＢ幅が得られる。 ２本発明
は前述した実施及び変形例に限定されるものでなく各種
の応用が可能である。例えば電力容量の大きい素子はサ
イリスタ以外の他の素子でもよく、各素子の要求される
特性に合せて装置のチツプ厚さは任意に選択できる。ま
た、絶縁分離基板内に集積化されるパワー素子は１個だ
けでなく、単結晶領域を増すことにより、複数個分につ
いても集積化することができる。
以上に述べたごとく本発明によれば縦構造素子とプレー
ナ乃びラテラル素子を一体化したモノリシツクＩＣを実
現できるのでＩＣの耐圧及び電流容量を増大し且つ集積
度を向上できる。
ナ乃びラテラル素子を一体化したモノリシツクＩＣを実
現できるのでＩＣの耐圧及び電流容量を増大し且つ集積
度を向上できる。
第１図は高Ｄｖ／Ｄｔ耐量を有するサイリスタ回路の回
路接続図、第２図は本発明の一実施例を示しており、第
１図に示すサイリスタ回路を集積化した半導体集積装置
の部分的縦断面図、第３図は第２図に示す半導体集積装
置の絶縁分離基板の製作工程を示す図、第４図は電界効
果型サイリスタを用いた回路の回路接続図、第５図は本
発明の他の一実施例を示しており、第４図に示すサイリ
スタ回路を集積化した半導体集積装置の部分的縦断面図
、第６図は本発明の他の一実施例を示す半導体集積装置
の部分的縦断面図、第７図は本発明のさらに他の一実施
例を示す半導体集積回路の部分的縦断面図である。 １・・・・・・単結晶領域、２，３・・・・・・Ａ１電
極、４・・・・・・鑞材、５・・・・・・ステム、６・
・・・・・リード線、７・・・・・・チヤンネルカツト
用ｎ層、８，９，１０・・・・・・単結晶島、１１・・
・・・・ゲート用リード線、１２・・・・・・多結晶領
域、１３，１４，１６・・・・・・ＳｉＯ２膜、１５・
・・・・・第２パツシベーシヨン膜、１８・・・・・・
Ｐ−ｎ接合、１９・・・・・・境界線。
路接続図、第２図は本発明の一実施例を示しており、第
１図に示すサイリスタ回路を集積化した半導体集積装置
の部分的縦断面図、第３図は第２図に示す半導体集積装
置の絶縁分離基板の製作工程を示す図、第４図は電界効
果型サイリスタを用いた回路の回路接続図、第５図は本
発明の他の一実施例を示しており、第４図に示すサイリ
スタ回路を集積化した半導体集積装置の部分的縦断面図
、第６図は本発明の他の一実施例を示す半導体集積装置
の部分的縦断面図、第７図は本発明のさらに他の一実施
例を示す半導体集積回路の部分的縦断面図である。 １・・・・・・単結晶領域、２，３・・・・・・Ａ１電
極、４・・・・・・鑞材、５・・・・・・ステム、６・
・・・・・リード線、７・・・・・・チヤンネルカツト
用ｎ層、８，９，１０・・・・・・単結晶島、１１・・
・・・・ゲート用リード線、１２・・・・・・多結晶領
域、１３，１４，１６・・・・・・ＳｉＯ２膜、１５・
・・・・・第２パツシベーシヨン膜、１８・・・・・・
Ｐ−ｎ接合、１９・・・・・・境界線。
Claims (1)
- 【特許請求の範囲】 １ 下記構成の絶縁分離基板を有することを特徴とする
半導体集積装置。 （１）絶縁分離基板の一方主表面から他方主表面にかけ
て延在し、両主表面に主表面が露出する少くとも１個の
半導体単結晶領域、（２）上記絶縁分離基板の上記一方
主表面に主表面が露出する複数個の半導体単結晶島、（
３）上記少なくとも１個の半導体単結晶領域と複数個の
半導体単結晶島を支持する半導体多結晶領域、および（
４）上記複数個の半導体単結晶島と上記半導体多結晶領
域間に設けられ、半導体単結晶島相互を絶縁する誘電体
膜、（５）上記少くとも１個の半導体単結晶領域に設け
られる高耐圧素子、（６）上記複数個の半導体単結晶島
の少くも一つに設けられる低耐圧素子、（７）上記少く
とも１個の半導体単結晶領域が露出する上記絶縁分離基
板の一方主表面の少くとも一部に設けられる電極、（８
）上記少くとも１個の半導体単結晶領域が露出する上記
絶縁分離基板の他方主表面の少くとも一部に設けられる
電極。 ２ 上記特許請求の範囲第１項において、絶縁分離基板
の他方主表面は鑞材によりステムに固着されていること
を特徴とする半導体集積装置。 ３ 上記特許請求の範囲第１項において、半導体単結晶
領域には縦構造素子が、また、各半導体単結晶島にはラ
テラル素子もしくはプレーナ素子が形成されていること
を特徴とする半導体集積装置。 ４ 上記特許請求の範囲第１項において、半導体単結晶
領域の他方側主表面には少くとも一部に凹部が設けられ
ていることを特徴とする半導体集積装置。 ５ 上記特許請求の範囲第１項において、半導体単結晶
領域は絶縁膜とｐｎ接合により半導体多結晶領域と絶縁
され、各半導体単結晶島は上記半導体多結晶領域と絶縁
膜により絶縁されていることを特徴とする半導体集積装
置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53136724A JPS5951743B2 (ja) | 1978-11-08 | 1978-11-08 | 半導体集積装置 |
| US06/091,707 US4286280A (en) | 1978-11-08 | 1979-11-06 | Semiconductor integrated circuit device |
| DE7979302502T DE2964308D1 (en) | 1978-11-08 | 1979-11-08 | Semiconductor integrated circuit device |
| EP79302502A EP0011443B1 (en) | 1978-11-08 | 1979-11-08 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53136724A JPS5951743B2 (ja) | 1978-11-08 | 1978-11-08 | 半導体集積装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5563840A JPS5563840A (en) | 1980-05-14 |
| JPS5951743B2 true JPS5951743B2 (ja) | 1984-12-15 |
Family
ID=15182004
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53136724A Expired JPS5951743B2 (ja) | 1978-11-08 | 1978-11-08 | 半導体集積装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4286280A (ja) |
| EP (1) | EP0011443B1 (ja) |
| JP (1) | JPS5951743B2 (ja) |
| DE (1) | DE2964308D1 (ja) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5783042A (en) * | 1980-11-12 | 1982-05-24 | Nec Corp | Manufacture of semiconductor device |
| US4481707A (en) * | 1983-02-24 | 1984-11-13 | The United States Of America As Represented By The Secretary Of The Air Force | Method for the fabrication of dielectric isolated junction field effect transistor and PNP transistor |
| JPS6080243A (ja) * | 1983-10-08 | 1985-05-08 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置およびその製造方法 |
| KR850004178A (ko) * | 1983-11-30 | 1985-07-01 | 야마모도 다꾸마 | 유전체 분리형 집적회로 장치의 제조방법 |
| JPS60177643A (ja) * | 1984-02-23 | 1985-09-11 | Matsushita Electric Works Ltd | 半導体装置 |
| US4879585A (en) * | 1984-03-31 | 1989-11-07 | Kabushiki Kaisha Toshiba | Semiconductor device |
| JPS6178162A (ja) * | 1984-09-25 | 1986-04-21 | Toshiba Corp | 半導体装置 |
| JPS6165762U (ja) * | 1984-10-03 | 1986-05-06 | ||
| JPS61137365A (ja) * | 1984-12-08 | 1986-06-25 | Semiconductor Res Found | 光トリガ・光クエンチ静電誘導サイリスタ |
| CH670172A5 (ja) * | 1986-05-30 | 1989-05-12 | Bbc Brown Boveri & Cie | |
| JP2788269B2 (ja) * | 1988-02-08 | 1998-08-20 | 株式会社東芝 | 半導体装置およびその製造方法 |
| US5416354A (en) * | 1989-01-06 | 1995-05-16 | Unitrode Corporation | Inverted epitaxial process semiconductor devices |
| US4998160A (en) * | 1989-01-23 | 1991-03-05 | Motorola, Inc. | Substrate power supply contact for power integrated circuits |
| DE4100444A1 (de) * | 1991-01-09 | 1992-07-16 | Fraunhofer Ges Forschung | Integrierte leistungsschalterstruktur |
| DE4143346A1 (de) * | 1991-01-09 | 1992-11-19 | Fraunhofer Ges Forschung | Integrierte leistungsschalterstruktur |
| FR2726398B1 (fr) * | 1994-10-28 | 1997-01-17 | Sgs Thomson Microelectronics | Thyristor commandable par des niveaux logiques |
| US6124179A (en) * | 1996-09-05 | 2000-09-26 | Adamic, Jr.; Fred W. | Inverted dielectric isolation process |
| US5841197A (en) * | 1994-11-18 | 1998-11-24 | Adamic, Jr.; Fred W. | Inverted dielectric isolation process |
| US6411155B2 (en) | 1994-12-30 | 2002-06-25 | Sgs-Thomson Microelectronics S.A. | Power integrated circuit |
| FR2729008B1 (fr) * | 1994-12-30 | 1997-03-21 | Sgs Thomson Microelectronics | Circuit integre de puissance |
| EP2863432A1 (en) * | 2013-10-21 | 2015-04-22 | Nxp B.V. | ESD protection device |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3905037A (en) * | 1966-12-30 | 1975-09-09 | Texas Instruments Inc | Integrated circuit components in insulated islands of integrated semiconductor materials in a single substrate |
| JPS4912795B1 (ja) * | 1968-12-05 | 1974-03-27 | ||
| US3648128A (en) * | 1968-05-25 | 1972-03-07 | Sony Corp | An integrated complementary transistor circuit chip with polycrystalline contact to buried collector regions |
| JPS501513B1 (ja) * | 1968-12-11 | 1975-01-18 | ||
| US3686748A (en) * | 1970-04-13 | 1972-08-29 | William E Engeler | Method and apparatus for providng thermal contact and electrical isolation of integrated circuits |
| NL170901C (nl) * | 1971-04-03 | 1983-01-03 | Philips Nv | Werkwijze voor het vervaardigen van een halfgeleiderinrichting. |
| US3884733A (en) * | 1971-08-13 | 1975-05-20 | Texas Instruments Inc | Dielectric isolation process |
| US3769562A (en) * | 1972-02-07 | 1973-10-30 | Texas Instruments Inc | Double isolation for electronic devices |
| JPS5120267B2 (ja) * | 1972-05-13 | 1976-06-23 | ||
| US3956034A (en) * | 1973-07-19 | 1976-05-11 | Harris Corporation | Isolated photodiode array |
| US4146905A (en) * | 1974-06-18 | 1979-03-27 | U.S. Philips Corporation | Semiconductor device having complementary transistor structures and method of manufacturing same |
| JPS5269587A (en) * | 1975-12-08 | 1977-06-09 | Hitachi Ltd | Device and manufacture for high voltage resisting semiconductor |
| JPS539469A (en) * | 1976-07-15 | 1978-01-27 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor device having electrode of stepped structure and its production |
| US4050083A (en) * | 1976-09-22 | 1977-09-20 | Cutler-Hammer, Inc. | Integrated thermally sensitive power switching semiconductor device, including a thermally self-protected version |
| US4157269A (en) * | 1978-06-06 | 1979-06-05 | International Business Machines Corporation | Utilizing polysilicon diffusion sources and special masking techniques |
-
1978
- 1978-11-08 JP JP53136724A patent/JPS5951743B2/ja not_active Expired
-
1979
- 1979-11-06 US US06/091,707 patent/US4286280A/en not_active Expired - Lifetime
- 1979-11-08 EP EP79302502A patent/EP0011443B1/en not_active Expired
- 1979-11-08 DE DE7979302502T patent/DE2964308D1/de not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| US4286280A (en) | 1981-08-25 |
| JPS5563840A (en) | 1980-05-14 |
| EP0011443B1 (en) | 1982-12-15 |
| DE2964308D1 (en) | 1983-01-20 |
| EP0011443A1 (en) | 1980-05-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS5951743B2 (ja) | 半導体集積装置 | |
| JP2689047B2 (ja) | 絶縁ゲート型バイポーラトランジスタとその製造方法 | |
| CN109192779B (zh) | 一种碳化硅mosfet器件及其制造方法 | |
| TW201705478A (zh) | 具有薄基體之垂直半導體元件 | |
| JPH0222869A (ja) | 対称阻止高降伏電圧半導体デバイスとその製造方法 | |
| KR100514398B1 (ko) | 실리콘 카바이드 전계제어 바이폴라 스위치 | |
| JP3014012B2 (ja) | 半導体装置の製造方法 | |
| US3772577A (en) | Guard ring mesa construction for low and high voltage npn and pnp transistors and diodes and method of making same | |
| GB2060252A (en) | Mutually isolated complementary semiconductor elements | |
| US6525389B1 (en) | High voltage termination with amorphous silicon layer below the field plate | |
| US4199860A (en) | Method of integrating semiconductor components | |
| JPH11243200A (ja) | 半導体装置 | |
| JP3072753B2 (ja) | 半導体装置及び製造方法 | |
| JP3781452B2 (ja) | 誘電体分離半導体装置およびその製造方法 | |
| JPH0724312B2 (ja) | 半導体装置の製造方法 | |
| US4282538A (en) | Method of integrating semiconductor components | |
| CN110112069A (zh) | 一种功率器件及其制作方法 | |
| JPH10335630A (ja) | 半導体装置及びその製造方法 | |
| JPS6352465B2 (ja) | ||
| JP2760401B2 (ja) | 誘電体分離基板及び半導体装置 | |
| JPS61265867A (ja) | 半導体装置 | |
| JP2023001835A (ja) | 高性能パワー集積回路半導体装置 | |
| EP0747958A2 (en) | Vertically stacked switched-emitter devices | |
| US20010042870A1 (en) | Power semiconductor and fabrication method | |
| JPS63199454A (ja) | 半導体装置 |