JPS5946681A - ユ−ザ定義ｒａｍへのパタ−ン書込装置 - Google Patents
ユ−ザ定義ｒａｍへのパタ−ン書込装置Info
- Publication number
- JPS5946681A JPS5946681A JP57157900A JP15790082A JPS5946681A JP S5946681 A JPS5946681 A JP S5946681A JP 57157900 A JP57157900 A JP 57157900A JP 15790082 A JP15790082 A JP 15790082A JP S5946681 A JPS5946681 A JP S5946681A
- Authority
- JP
- Japan
- Prior art keywords
- ram
- user
- address
- pattern
- cpu
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、ユーザが所望する任意のパターンたとえば
キャラクタをユーザ定義ＲＡＭへ書き込む場合の書込方
式の改良に関する。
キャラクタをユーザ定義ＲＡＭへ書き込む場合の書込方
式の改良に関する。
第１図に示すように、小形の電子計算機（いわゆるパー
ソナルコンピュータ）のキーボード１を操作すると、Ｃ
ＲＴ２に文字，数字等のキャラクタが表示される。ＣＲ
Ｔ２の画面上に文字等を表示しておくには、ＣＲＴ画面
をたえず走査し、画面をリフレッシュしておく必要があ
る。このためビデオＲＡＭ３（以下、Ｖ−ＲＡＭという
）に表示するデータを記憶しておき、この内容に基づき
画面をリフレッシュしている。Ｖ−ＲＡＭ３には、ＣＰ
Ｕ４を介してデータが書き込まれるが、書き込まれるデ
ータはアスキーコードが用いられているので、そのまま
では文字等として表示することができない。キャラクタ
ＲＯＭ５ａ（以下、Ｃ−ＲＯＭという）で文字コードを
文字パターンに変換し、制御回路６等を介して映像信号
を作成し、ＣＲＴ２へ出力する。いま、Ｃ−ＲＯＭ５ａ
を容量２Ｋバイトのものとすると、このＣ−ＲＯＭ５ａ
のアドレスのうち上位８ビットは前記Ｖ−ＲＡＭ３から
与えられ、下位３ビットはＣＲＴコントローラ７からラ
スターアドレスＲＡ２〜ＲＡ０として与えられる。前記
上位８ビットは画面表示に際し、キャラクタ単位のアド
レスを指定し、下位３ビットは１キャラクタ（８×８ド
ット構成）内のラスター（１行）のアドレスを指定する
。
ソナルコンピュータ）のキーボード１を操作すると、Ｃ
ＲＴ２に文字，数字等のキャラクタが表示される。ＣＲ
Ｔ２の画面上に文字等を表示しておくには、ＣＲＴ画面
をたえず走査し、画面をリフレッシュしておく必要があ
る。このためビデオＲＡＭ３（以下、Ｖ−ＲＡＭという
）に表示するデータを記憶しておき、この内容に基づき
画面をリフレッシュしている。Ｖ−ＲＡＭ３には、ＣＰ
Ｕ４を介してデータが書き込まれるが、書き込まれるデ
ータはアスキーコードが用いられているので、そのまま
では文字等として表示することができない。キャラクタ
ＲＯＭ５ａ（以下、Ｃ−ＲＯＭという）で文字コードを
文字パターンに変換し、制御回路６等を介して映像信号
を作成し、ＣＲＴ２へ出力する。いま、Ｃ−ＲＯＭ５ａ
を容量２Ｋバイトのものとすると、このＣ−ＲＯＭ５ａ
のアドレスのうち上位８ビットは前記Ｖ−ＲＡＭ３から
与えられ、下位３ビットはＣＲＴコントローラ７からラ
スターアドレスＲＡ２〜ＲＡ０として与えられる。前記
上位８ビットは画面表示に際し、キャラクタ単位のアド
レスを指定し、下位３ビットは１キャラクタ（８×８ド
ット構成）内のラスター（１行）のアドレスを指定する
。
Ｃ−ＲＯＭ５ａには、予め、文字，数字，所定の記号等
の汎用されるキャラクタパターンが書き込まれており、
アドレス指定により特定のキャラクタパターンのみが出
力される。他方、このＣ−ＲＯＭ５ａとは並列に、ユー
ザ自身が定義する特有のキャラクターパターンを書き込
むためのユーザ定義ＲＡＭ５ｂ（以下、キャラクタＲＡ
Ｍと称し、Ｃ−ＲＡＭという）が準備されている。ユー
ザが自分の定義した任意のキャラクタをＣＲＴ２に表示
させるには、予めそのキャラクタパターンをＣ−ＲＡＭ
５ｂに書き込んでおかねばならない。
の汎用されるキャラクタパターンが書き込まれており、
アドレス指定により特定のキャラクタパターンのみが出
力される。他方、このＣ−ＲＯＭ５ａとは並列に、ユー
ザ自身が定義する特有のキャラクターパターンを書き込
むためのユーザ定義ＲＡＭ５ｂ（以下、キャラクタＲＡ
Ｍと称し、Ｃ−ＲＡＭという）が準備されている。ユー
ザが自分の定義した任意のキャラクタをＣＲＴ２に表示
させるには、予めそのキャラクタパターンをＣ−ＲＡＭ
５ｂに書き込んでおかねばならない。
本発明はこの書き込み方式に関する。
従来の方式は、第１図に示すように、Ｃ−ＲＡＭ５ｂに
アクセスするのに、Ｃ−ＲＡＭ５ｂのアドレス指定をＣ
ＰＵ４とＶ−ＲＡＭ３のどちらで行なわせるかを切換え
るマルチプレクサ８を介して、ＣＰＵ４から直接このＣ
−ＲＡＭ５ｂにアドレス指定を行なうようにしていた。
アクセスするのに、Ｃ−ＲＡＭ５ｂのアドレス指定をＣ
ＰＵ４とＶ−ＲＡＭ３のどちらで行なわせるかを切換え
るマルチプレクサ８を介して、ＣＰＵ４から直接このＣ
−ＲＡＭ５ｂにアドレス指定を行なうようにしていた。
しかし、ＣＰＵ４よりＣ−ＲＡＭ５ｂに直接アクセスを
行なうと、ＣＰＵ４のＩ／Ｏマップ上（Ｉ／Ｏマップは
、通常、ＣＰＵ領域に内蔵されるメモリが用いられる）
に当該Ｃ−ＲＡＭ５ｂのメモリ容量を振り分けなければ
ならず制御が複雑化するとともに、アドレスラインの切
換回路系も煩雑化する問題があった。
行なうと、ＣＰＵ４のＩ／Ｏマップ上（Ｉ／Ｏマップは
、通常、ＣＰＵ領域に内蔵されるメモリが用いられる）
に当該Ｃ−ＲＡＭ５ｂのメモリ容量を振り分けなければ
ならず制御が複雑化するとともに、アドレスラインの切
換回路系も煩雑化する問題があった。
そこで、本発明は上記問題点に鑑みなされたもので、ユ
ーザ定義ＲＡＭ（Ｃ−ＲＡＭ）へユーザが所望するパタ
ーンを書き込むに際し、Ｃ−ＲＡＭのアドレス指定を直
接ＣＰＵによって行なわなくともアドレス指定が可能な
ようにＣ−ＲＡＭのアドレス指定方法を改良することを
目的とする。
ーザ定義ＲＡＭ（Ｃ−ＲＡＭ）へユーザが所望するパタ
ーンを書き込むに際し、Ｃ−ＲＡＭのアドレス指定を直
接ＣＰＵによって行なわなくともアドレス指定が可能な
ようにＣ−ＲＡＭのアドレス指定方法を改良することを
目的とする。
すなわち、本発明はユーザの定義するパターンをキャラ
クタコードを書き込むＶ−ＲＡＭの不使用領域を介して
Ｃ−ＲＡＭに書き込むようにしたこと、つまりＶ−ＲＡ
Ｍの不使用領域に予め書き込んだＣ−ＲＡＭのアドレス
を所定周期毎にＶ−ＲＡＭから出力させてＣＰＵから送
られてくるパターンデータをラスター順次にＣ−ＲＡＭ
に書き込むようにしたことを基本的な特徴としている。
クタコードを書き込むＶ−ＲＡＭの不使用領域を介して
Ｃ−ＲＡＭに書き込むようにしたこと、つまりＶ−ＲＡ
Ｍの不使用領域に予め書き込んだＣ−ＲＡＭのアドレス
を所定周期毎にＶ−ＲＡＭから出力させてＣＰＵから送
られてくるパターンデータをラスター順次にＣ−ＲＡＭ
に書き込むようにしたことを基本的な特徴としている。
以下、実施例によって説明する。
まずこの発明の着想の背景をなすＶ−ＲＡＭ３（第１図
）について第２図を参照して説明する。
）について第２図を参照して説明する。
第２図は、画面に表示する表示文字数とＶ−ＲＡＭ３の
メモリアドレスとの関係を示している。ＶーＲＡＭ３は
容量が２Ｋバイト（０番号〜２０４７番地）で、ＣＲＴ
２上に表示する文字数は２０００（８０桁×２５行）で
ある。画面を表示するのに使用するアドレスは０〜１９
９９であり、２０００番地から２０４７番地までは表示
に全く関与しない不使用領域である。そして、Ｖ−ＲＡ
Ｍ３のアドレス指定は、ＣＲＴコントローラ７からマル
チプレクサ９を介して第２図に示す順序で実行される。
メモリアドレスとの関係を示している。ＶーＲＡＭ３は
容量が２Ｋバイト（０番号〜２０４７番地）で、ＣＲＴ
２上に表示する文字数は２０００（８０桁×２５行）で
ある。画面を表示するのに使用するアドレスは０〜１９
９９であり、２０００番地から２０４７番地までは表示
に全く関与しない不使用領域である。そして、Ｖ−ＲＡ
Ｍ３のアドレス指定は、ＣＲＴコントローラ７からマル
チプレクサ９を介して第２図に示す順序で実行される。
そこで、この２０００〜２０４７番地に予めＣ−ＲＡＭ
５ｂのアドレスを書き込んでおくと、ＣＰＵ４より直接
にアドレス指定させる必要がなくなるというものである
。
５ｂのアドレスを書き込んでおくと、ＣＰＵ４より直接
にアドレス指定させる必要がなくなるというものである
。
この着想に基づく回路構成を第３図に示す。第１図の回
路と比較してわかるように、マルチプレクサ８とＣＰＵ
４からマルチプレクサ８へ至るアドレスバス１０ｂが省
略されている。
路と比較してわかるように、マルチプレクサ８とＣＰＵ
４からマルチプレクサ８へ至るアドレスバス１０ｂが省
略されている。
ユーザが定義したキャラクタパターン（８×８ドット）
をＣ−ＲＡＭ５ｂに書き込むには、まずユーザが当該キ
ャラクタパターンのコードを決める。
をＣ−ＲＡＭ５ｂに書き込むには、まずユーザが当該キ
ャラクタパターンのコードを決める。
次に、ＣＰＵ４からアドレスバス１０ａ，マルチプレク
サ９を介してＶ−ＲＡＭ３の２０００〜２０４７番地を
指定するとともに、同じくＣＰＵ４からデータバス１１
，バスバッファ１２を介し書き込みデータとして前記コ
ードデータを送る。
サ９を介してＶ−ＲＡＭ３の２０００〜２０４７番地を
指定するとともに、同じくＣＰＵ４からデータバス１１
，バスバッファ１２を介し書き込みデータとして前記コ
ードデータを送る。
Ｖ−ＲＡＭ３の２０００〜２０４７番地のすべてにユー
ザ定義のキャラクタコードすなわちＣ−ＲＡＭ５ｂのア
ドレスが書き込まれる。
ザ定義のキャラクタコードすなわちＣ−ＲＡＭ５ｂのア
ドレスが書き込まれる。
ＣＲＴコントローラ７は、ＣＲＴ２にキャラクタ等を表
示するためカウンタ等に基づいて規則正しく作動してい
る。このＣＲＴコントローラ７がアドレスバス１０ｃ，
マルチプレクサ９を介してＶ−ＲＡＭ３に１２ビットの
アドレスＭＡ０〜ＭＡ１１を与える。
示するためカウンタ等に基づいて規則正しく作動してい
る。このＣＲＴコントローラ７がアドレスバス１０ｃ，
マルチプレクサ９を介してＶ−ＲＡＭ３に１２ビットの
アドレスＭＡ０〜ＭＡ１１を与える。
アドレスＭＡ０〜ＭＡ１１は、第２図に示す如く規則正
しく変化する。
しく変化する。
いま、画面が垂直帰線機関に入ると、ＣＲＴコントロー
ラ７はＶ−ＲＡＭ３の２０００番地をアドレスする。１
Ｈ（１水平走査周期）のはじめの期間で２０００番地か
ら２０４７番地までをアドレスする。画面表示の１ドッ
トクロックは約６９ｎｓで１キャラクタは８×８ドット
なので、アドレス２０００〜２０４７を走査する時間は
約２６．５μｓ（６９ｎｓ×８×４８）である。タイミ
ングチャートを第４図に示す。
ラ７はＶ−ＲＡＭ３の２０００番地をアドレスする。１
Ｈ（１水平走査周期）のはじめの期間で２０００番地か
ら２０４７番地までをアドレスする。画面表示の１ドッ
トクロックは約６９ｎｓで１キャラクタは８×８ドット
なので、アドレス２０００〜２０４７を走査する時間は
約２６．５μｓ（６９ｎｓ×８×４８）である。タイミ
ングチャートを第４図に示す。
Ｖ−ＤＩＳＰ信号は垂直同期信号に基づくもので、垂直
帰線期間に入ったことを示す。このＶ−ＤＩＳＰ信号が
ＣＰＵ４によって検知されると、ＣＰＵ４はＣ−ＲＡＭ
５ｂのチップ上ネーブルＣＥを所定期間だけ“ＬＯＷ”
にする。Ｃ−ＲＡＭ５ｂはデータの書き込みか可能とな
る。
帰線期間に入ったことを示す。このＶ−ＤＩＳＰ信号が
ＣＰＵ４によって検知されると、ＣＰＵ４はＣ−ＲＡＭ
５ｂのチップ上ネーブルＣＥを所定期間だけ“ＬＯＷ”
にする。Ｃ−ＲＡＭ５ｂはデータの書き込みか可能とな
る。
他方、前記Ｖ−ＤＩＳＰ記号の立下りに同期して、Ｃ−
ＲＡＭ５ｂのアドレス下位３ビットを与えるラスターア
ドレスＲＡ０〜ＲＡ２がＣ−ＲＡＭ５ｂに入力される。
ＲＡＭ５ｂのアドレス下位３ビットを与えるラスターア
ドレスＲＡ０〜ＲＡ２がＣ−ＲＡＭ５ｂに入力される。
垂直帰線期間に入った最初の１Ｈ（そのうちの２６．５
μｓ以内）で、Ｖ−ＲＡＭ３の２０００〜２０４７番地
からひき続いて出力される同一のアドレスデータ（Ｃ−
ＲＡＭ５ｂのアドレス上位８ビット）と前記ラスターア
ドレス「０００」で、キャラクタパターンのラスター０
（８ドット分＝８ビット＝１バイト）がＣ−ＲＡＭ５ｂ
に書き込まれる。ラスター０の１バイトのデータはＣＰ
Ｕ４からデータバス１１，バスバッファ１３を介してＣ
−ＲＡＭ・ＣＥ信号に同期して送られる。
μｓ以内）で、Ｖ−ＲＡＭ３の２０００〜２０４７番地
からひき続いて出力される同一のアドレスデータ（Ｃ−
ＲＡＭ５ｂのアドレス上位８ビット）と前記ラスターア
ドレス「０００」で、キャラクタパターンのラスター０
（８ドット分＝８ビット＝１バイト）がＣ−ＲＡＭ５ｂ
に書き込まれる。ラスター０の１バイトのデータはＣＰ
Ｕ４からデータバス１１，バスバッファ１３を介してＣ
−ＲＡＭ・ＣＥ信号に同期して送られる。
最初のＣＥ信号はＶ−ＤＩＳＰ信号が“ＬＯＷ”になっ
たことに基づいて作成される。続く７コのＣＥ信号は最
初のＣＥ信号から６３μｓすなわち１水平走査周期間隔
で作成される。これはソフトウェア処理によって、たと
えば小さな命令を組み合わせて処理時間が６３μｓにな
るようにタイミングを図って作ることができる。垂直帰
線期間に入って第２Ｈ目では、Ｖ−ＲＡＭ３の２０００
〜２０４７番地が再びスキャンされ、同一のデータすな
わち先と同じＣ−ＲＡＭ５ｂのキャラクタアドレスが出
力されるとともにラスターアドレスが「００１」となっ
ているので、キャラクタパターンのラスター１が書き込
まれる。もちろん、このキャラクタパターンデータ（１
バイト）は第２番目のＣＥ信号に同期してＣＰＵ４から
送られる。
たことに基づいて作成される。続く７コのＣＥ信号は最
初のＣＥ信号から６３μｓすなわち１水平走査周期間隔
で作成される。これはソフトウェア処理によって、たと
えば小さな命令を組み合わせて処理時間が６３μｓにな
るようにタイミングを図って作ることができる。垂直帰
線期間に入って第２Ｈ目では、Ｖ−ＲＡＭ３の２０００
〜２０４７番地が再びスキャンされ、同一のデータすな
わち先と同じＣ−ＲＡＭ５ｂのキャラクタアドレスが出
力されるとともにラスターアドレスが「００１」となっ
ているので、キャラクタパターンのラスター１が書き込
まれる。もちろん、このキャラクタパターンデータ（１
バイト）は第２番目のＣＥ信号に同期してＣＰＵ４から
送られる。
引き続く第３Ｈ目，第４Ｈ目，・・・・・・も全く同様
にしてそれぞれラスター２，ラスター３が書き込まれ、
第８Ｈ目（ラスターアドレス「１１１」）でラスター７
が書き込まれるとキャラクタパターン（８×８）のＣ−
ＲＡＭ５ｂへの書き込みが完了する。
にしてそれぞれラスター２，ラスター３が書き込まれ、
第８Ｈ目（ラスターアドレス「１１１」）でラスター７
が書き込まれるとキャラクタパターン（８×８）のＣ−
ＲＡＭ５ｂへの書き込みが完了する。
なお、ＣＰＵ４からＣＥ信号に同期して送信するラスタ
ーデータは、予めプログラムとして組上げておいてキー
ボード１の入力部からプログラムの実行に従って送るよ
うにしてもよいし、あるいは直接キーボード１を操作し
て入力データとして作成しておいてもよい。いずれにし
ても、ＣＰＵ４の判断により所定のタイミングでＣ−Ｒ
ＡＭ５ｂに送信される。
ーデータは、予めプログラムとして組上げておいてキー
ボード１の入力部からプログラムの実行に従って送るよ
うにしてもよいし、あるいは直接キーボード１を操作し
て入力データとして作成しておいてもよい。いずれにし
ても、ＣＰＵ４の判断により所定のタイミングでＣ−Ｒ
ＡＭ５ｂに送信される。
また、上記実施例では、画面表示には関係しないＶ−Ｒ
ＡＭ３の２０００〜２０４７番地のすべてを用いたが、
特にすべてを用いる必要はなく、４８番地分の１／２で
も１／４でもよい。最小では１つの番地だけでも（ラッ
チ等の付加的な制御が通常は必要であるが）同じことが
なしうる。しかし、実施例のようにすべての番地を用い
るとタイミングとしての余裕が生じるので好ましい。な
お、第３図でＣＲＴコントローラ７はアドレススキャン
の機能のみを示しているが、公知のＣＲＴコントローラ
と同様、スキャンアドレス、ラスタアドレス発生以外に
画面表示の基本となるたとえばＨシンク，Ｖシンクの信
号をも作成するものである。また、並列に接続されるＣ
−ＲＯＭ５ａ，Ｃ−ＲＡＭ５ｂの切り換えはＶ−ＲＡＭ
３自身がおこなっている。
ＡＭ３の２０００〜２０４７番地のすべてを用いたが、
特にすべてを用いる必要はなく、４８番地分の１／２で
も１／４でもよい。最小では１つの番地だけでも（ラッ
チ等の付加的な制御が通常は必要であるが）同じことが
なしうる。しかし、実施例のようにすべての番地を用い
るとタイミングとしての余裕が生じるので好ましい。な
お、第３図でＣＲＴコントローラ７はアドレススキャン
の機能のみを示しているが、公知のＣＲＴコントローラ
と同様、スキャンアドレス、ラスタアドレス発生以外に
画面表示の基本となるたとえばＨシンク，Ｖシンクの信
号をも作成するものである。また、並列に接続されるＣ
−ＲＯＭ５ａ，Ｃ−ＲＡＭ５ｂの切り換えはＶ−ＲＡＭ
３自身がおこなっている。
以上のように、この発明はキャラクタＲＡＭのアドレス
指定をＣＰＵで行なわずにビデオＲＡＭの画面表示には
関与しない記憶領域を活用するようにしたので、ＣＰＵ
のＩ／Ｏマップ上にキャラクタＲＡＭのメモリ容量を振
り分けなくてよくしたがってＣＰＵ領域のメモリを他の
機能に使用できることとなり、ＣＰＵとビデオＲＡＭの
切換を行なうマルチプレクサを省略できアドレス系回路
を簡単化できる効果が達成される。
指定をＣＰＵで行なわずにビデオＲＡＭの画面表示には
関与しない記憶領域を活用するようにしたので、ＣＰＵ
のＩ／Ｏマップ上にキャラクタＲＡＭのメモリ容量を振
り分けなくてよくしたがってＣＰＵ領域のメモリを他の
機能に使用できることとなり、ＣＰＵとビデオＲＡＭの
切換を行なうマルチプレクサを省略できアドレス系回路
を簡単化できる効果が達成される。
第１図は従来の方式に基づく回路構成図、第２図は画面
に表示する表示文字数とＶ−ＲＡＭのメモリアドレスと
の関係の説明図、第３図は実施例の方式に基づく回路構
成図、第４図はＣ−ＲＡＭの書き込みタイミングを示す
図である。 ２・・・ＣＲＴ、３・・・ビデオＲＡＭ、４・・・ＣＰ
Ｕ、５ｂ・・・ユーザ定義ＲＡＭとしてのキャラクタＲ
ＡＭ。
に表示する表示文字数とＶ−ＲＡＭのメモリアドレスと
の関係の説明図、第３図は実施例の方式に基づく回路構
成図、第４図はＣ−ＲＡＭの書き込みタイミングを示す
図である。 ２・・・ＣＲＴ、３・・・ビデオＲＡＭ、４・・・ＣＰ
Ｕ、５ｂ・・・ユーザ定義ＲＡＭとしてのキャラクタＲ
ＡＭ。
Claims (3)
- （１）ユーザ定義ＲＡＭへユーザが所望する任意のパタ
ーンを書き込む方式であって、 キャラクタコードを書き込むビデオＲＡＭの不使用領域
から前記ユーザ定義ＲＡＭのアドレスを発生させて前記
パターンを前記ユーザ定義ＲＡＭに書き込むようにした
ことを特徴とするユーザ定義ＲＡＭへのパターン書込方
式。 - （２）前記ビデオＲＡＭの不使用領域にＣＰＵを介して
前記ユーザ定義ＲＡＭのアドレスを書き込み、次いで、
前記パターンのラスター毎のデータをＣＰＵから順次送
るようにした特許請求の範囲第（１）項記載のユーザ定
義ＲＡＭへのパターン書込方式。 - （３）前記ビデオＲＡＭの不使用領域は、ビデオ信号の
垂直帰線期間に対応する少なくとも一つの番地の記憶領
域である特許請求の範囲第（１）項又は第（２）項記載
のユーザ定義ＲＡＭへのパターン書込方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57157900A JPS5946681A (ja) | 1982-09-09 | 1982-09-09 | ユ−ザ定義ｒａｍへのパタ−ン書込装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57157900A JPS5946681A (ja) | 1982-09-09 | 1982-09-09 | ユ−ザ定義ｒａｍへのパタ−ン書込装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5946681A true JPS5946681A (ja) | 1984-03-16 |
| JPH0146072B2 JPH0146072B2 (ja) | 1989-10-05 |
Family
ID=15659875
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57157900A Granted JPS5946681A (ja) | 1982-09-09 | 1982-09-09 | ユ−ザ定義ｒａｍへのパタ−ン書込装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5946681A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6117184A (ja) * | 1984-07-03 | 1986-01-25 | シャープ株式会社 | Ｃｒｔデイスプレイのキヤラクタゼネレ−タア |
| JPS6120982A (ja) * | 1984-07-09 | 1986-01-29 | シャープ株式会社 | Ｃｒｔデイスプレイのキヤラクタゼネレ−タアクセス方式 |
| JPH0256596A (ja) * | 1988-08-22 | 1990-02-26 | Pfu Ltd | 文字表示装置 |
-
1982
- 1982-09-09 JP JP57157900A patent/JPS5946681A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6117184A (ja) * | 1984-07-03 | 1986-01-25 | シャープ株式会社 | Ｃｒｔデイスプレイのキヤラクタゼネレ−タア |
| JPS6120982A (ja) * | 1984-07-09 | 1986-01-29 | シャープ株式会社 | Ｃｒｔデイスプレイのキヤラクタゼネレ−タアクセス方式 |
| JPH0256596A (ja) * | 1988-08-22 | 1990-02-26 | Pfu Ltd | 文字表示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0146072B2 (ja) | 1989-10-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4204206A (en) | Video display system | |
| US4204208A (en) | Display of video images | |
| US4204207A (en) | Video display of images with video enhancements thereto | |
| EP0106201B1 (en) | Display control circuit for reading display data from a video ram constituted by a dynamic ram, thereby refreshing memory cells of the video ram | |
| US5030946A (en) | Apparatus for the control of an access to a video memory | |
| JP2637724B2 (ja) | 表示制御装置 | |
| JPS5946681A (ja) | ユ−ザ定義ｒａｍへのパタ−ン書込装置 | |
| JPH075870A (ja) | 表示制御システム | |
| JPS6139677B2 (ja) | ||
| EP0420291B1 (en) | Display control device | |
| JP2623541B2 (ja) | 画像処理装置 | |
| JPS6364798B2 (ja) | ||
| JP2623592B2 (ja) | 表示制御装置 | |
| JPS61219082A (ja) | 表示制御装置 | |
| JP2642350B2 (ja) | 表示制御装置 | |
| JP2954980B2 (ja) | 情報表示装置 | |
| JP2506959B2 (ja) | 表示デ―タ処理装置 | |
| JPS59184A (ja) | 分割制御方式 | |
| KR860001273B1 (ko) | 한글·영문겸용 화면·crt·문자표시 장치 | |
| JPH0213317B2 (ja) | ||
| JPS6024586A (ja) | 表示デ−タの処理回路 | |
| JPH0238315Y2 (ja) | ||
| JPS58187987A (ja) | 文字図形表示装置 | |
| JPS60164796A (ja) | 画像表示装置 | |
| JPS61284797A (ja) | 表示装置 |