JPS5944873A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPS5944873A JPS5944873A JP15551382A JP15551382A JPS5944873A JP S5944873 A JPS5944873 A JP S5944873A JP 15551382 A JP15551382 A JP 15551382A JP 15551382 A JP15551382 A JP 15551382A JP S5944873 A JPS5944873 A JP S5944873A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体基板上に、絶縁ＢＩＡを介しで設けら
れる配線を改良した半導体装置及びその製造方法に関す
る。
れる配線を改良した半導体装置及びその製造方法に関す
る。
従来、半シ１体装負の′ＲＬ極や配ｆｔ１＝利別として
な」１、アルミニウム膜あるいは多結晶シリコン膜が用
いられていた。しかしなから、アルミニウム膜は融点が
低く高温熱処理ができないとともに、耐酸性がないとい
う欠点をもっていた。一方、多結晶シリコン膜は前記し
たアルミニウム膜の欠点を補っているものの、アルミニ
ウム膜ト比べ比抵抗が非′帛に高いという欠点をもって
いた。
な」１、アルミニウム膜あるいは多結晶シリコン膜が用
いられていた。しかしなから、アルミニウム膜は融点が
低く高温熱処理ができないとともに、耐酸性がないとい
う欠点をもっていた。一方、多結晶シリコン膜は前記し
たアルミニウム膜の欠点を補っているものの、アルミニ
ウム膜ト比べ比抵抗が非′帛に高いという欠点をもって
いた。
このようなことから、最近、高融点金属、あるいは高融
点金属と半導体からなる金り間化合物半導体膜、例えば
Ｍｏ５ｔＸ膜が電極や配線の拐料として用いられている
。このＭｏ５ｉＸｉは、アルミニウム膜と比べ高温熱処
理が可能で耐酸性に優れているとともに、多結晶シリコ
ン膜と比べ比抵抗が１桁はど低いという利点を有する。
点金属と半導体からなる金り間化合物半導体膜、例えば
Ｍｏ５ｔＸ膜が電極や配線の拐料として用いられている
。このＭｏ５ｉＸｉは、アルミニウム膜と比べ高温熱処
理が可能で耐酸性に優れているとともに、多結晶シリコ
ン膜と比べ比抵抗が１桁はど低いという利点を有する。
しかしながら、Ｍｏ５ｉｚ膜は該Ｍｏ Ｓ ｉｚ膜を段
差部を有する絶縁膜上に形成する際、その段差部でのス
テップカバレッジが悪く、段切れを起こして配線がオー
ツ０ンになるという欠点があった。
差部を有する絶縁膜上に形成する際、その段差部でのス
テップカバレッジが悪く、段切れを起こして配線がオー
ツ０ンになるという欠点があった。
ところで、最近の発明者等の研死では前述した配線のオ
ープンの問題は、例えばＭｏ Ｓ ｉ Ｘ膜で言えばＸ
≧２ とすることによシ改善憾れることが究明されてい
る。しかしながら、同時にＭｏ Ｓ ｉ Ｘ膜の比抵抗
が２〜３倍増大するという欠点を有する。従って、シリ
コンの組成比を増やすことは従来のＭｏ５ｉＪにおける
問題点を改善するものではあるが、比抵抗が小さいとい
う本来の重要な利点を喪失うるという欠点１目る。
ープンの問題は、例えばＭｏ Ｓ ｉ Ｘ膜で言えばＸ
≧２ とすることによシ改善憾れることが究明されてい
る。しかしながら、同時にＭｏ Ｓ ｉ Ｘ膜の比抵抗
が２〜３倍増大するという欠点を有する。従って、シリ
コンの組成比を増やすことは従来のＭｏ５ｉＪにおける
問題点を改善するものではあるが、比抵抗が小さいとい
う本来の重要な利点を喪失うるという欠点１目る。
本発明は上記第悄に妬みでな沁れたものて、半導体基板
上に絶縁膜を介して段切れがなくかつ比抵抗の小さい配
偶ｆｃ治した半導体装動−及０・その製造方法を提供す
ることを目的とするものであろう 〔発明の概姿〕 本発明は、高融点金属と半導体の組成比を高融点金属に
対して半導体が２．０以上となる第１の金属間化合物半
導体膜及び高融点金属と半導体との組成比が２．０未満
となる第２の金属間化合物半導体膜を積層した２層膜を
込択的に除去して’４Ｕられる配線を、半導体基板上に
絶縁膜を升しで設けることによって、前記配＆２の〃［
切れを防止するとともに、該配線の低抵抗化を図ったこ
とを骨子とする。
上に絶縁膜を介して段切れがなくかつ比抵抗の小さい配
偶ｆｃ治した半導体装動−及０・その製造方法を提供す
ることを目的とするものであろう 〔発明の概姿〕 本発明は、高融点金属と半導体の組成比を高融点金属に
対して半導体が２．０以上となる第１の金属間化合物半
導体膜及び高融点金属と半導体との組成比が２．０未満
となる第２の金属間化合物半導体膜を積層した２層膜を
込択的に除去して’４Ｕられる配線を、半導体基板上に
絶縁膜を升しで設けることによって、前記配＆２の〃［
切れを防止するとともに、該配線の低抵抗化を図ったこ
とを骨子とする。
オ発明をｎチャネルＭＯ８型ＦＥＴ ＶＣ適用した場合
について第１図〜第６図に基づいてｔ兄す」するっ〔１
〕 まず、ｐ型シリコン基板１上に厚い醇化膜を形成
した後、これを選択的に除去してフィールド酸化ｌｌＩ
４２を形成した。つづいて、６（化処理を施してフィー
ルド酸化膜２て囲唸れた島状の基板１領域に薄い酸化膜
３を形成した（第１図図示）。次いで、この薄い酸化膜
３を選択的にエツチング除去して後記ソース領域の一部
となる拡散層のコンタクト部４を形成した（第２図図示
）。この後、スノ＜’ツタ蒸着法により全面に第１の金
属間化合物半導体膜とし２ての厚さ約２０００大の第１
のＭｏ５ｉｚ膜（Ｘ≧２）５を形成した。なお、ここで
ｘ ＜ ２の場合、後記配線のオープンを防止すること
ができない。更に、ＰＯＣ６３ガスによシ前記第１のＭ
ｏ５ｉＸ膜５にリン拡散をした後、前記と同様に第２の
Ｍｏ５ｔＸ膜５上に第２の金属間化合物半導体膜として
の厚さ約２０００＾の第２のＭｏＳｉｘ膜（ｘ＜２）６
を形成した（第３図図示）。なお、ここでＸ≧２の場合
、後記配線の比抵抗を充分小さくできない。
について第１図〜第６図に基づいてｔ兄す」するっ〔１
〕 まず、ｐ型シリコン基板１上に厚い醇化膜を形成
した後、これを選択的に除去してフィールド酸化ｌｌＩ
４２を形成した。つづいて、６（化処理を施してフィー
ルド酸化膜２て囲唸れた島状の基板１領域に薄い酸化膜
３を形成した（第１図図示）。次いで、この薄い酸化膜
３を選択的にエツチング除去して後記ソース領域の一部
となる拡散層のコンタクト部４を形成した（第２図図示
）。この後、スノ＜’ツタ蒸着法により全面に第１の金
属間化合物半導体膜とし２ての厚さ約２０００大の第１
のＭｏ５ｉｚ膜（Ｘ≧２）５を形成した。なお、ここで
ｘ ＜ ２の場合、後記配線のオープンを防止すること
ができない。更に、ＰＯＣ６３ガスによシ前記第１のＭ
ｏ５ｉＸ膜５にリン拡散をした後、前記と同様に第２の
Ｍｏ５ｔＸ膜５上に第２の金属間化合物半導体膜として
の厚さ約２０００＾の第２のＭｏＳｉｘ膜（ｘ＜２）６
を形成した（第３図図示）。なお、ここでＸ≧２の場合
、後記配線の比抵抗を充分小さくできない。
〔１１〕 次に、前記第２．第１のＭｏ５ｔ！６ 、
５をＣＦ４−Ｏ２系のプラズマエツチングにより選択的
に除去して、第１．第２のＭｏ Ｓ ｉ ｘｙ？ターン
５１′。
５をＣＦ４−Ｏ２系のプラズマエツチングにより選択的
に除去して、第１．第２のＭｏ Ｓ ｉ ｘｙ？ターン
５１′。
６１′からなる’Ｉ ）％極７、及びソース領域形成
予定部にダイレクトコンタクトする第１．第２のＭｏ
Ｓ ｉ ｚパターン５２’ 、 ６２’からなる配線８
を形成した。つづいて、前記グー１− ％極７、配線８
及びフィールド酸化膜２をマスクとして助い酸化膜３ｆ
、除去してダート酸化膜９を形成した（第４図図示）。
予定部にダイレクトコンタクトする第１．第２のＭｏ
Ｓ ｉ ｚパターン５２’ 、 ６２’からなる配線８
を形成した。つづいて、前記グー１− ％極７、配線８
及びフィールド酸化膜２をマスクとして助い酸化膜３ｆ
、除去してダート酸化膜９を形成した（第４図図示）。
次いで、ケ“−ト電極７、配線８及びフィールド酸化力
６２ ’、ｆマスクとしてｐｏｃｔ３ガスによシ］、
０００℃で燐拡散を行なった。
６２ ’、ｆマスクとしてｐｏｃｔ３ガスによシ］、
０００℃で燐拡散を行なった。
この結果、露出する基板１表「ｊｌにｎ＋型のソース。
ドレイン領域１０．１１’：ＩＪ：形成きれた。
また、基板１とダイレクトコンタクトしで形成され／こ
配線８の第１のＭ、ｏ Ｓ Ｉ Ｘパターン５２′中の
ｐが拡散して該基板１表面に浅いｎ＋５ｐ、拡散ｈηが
形成された。なお、このｎ１型拡散層はｎｉＪ記ソース
領域１０の一部となシ２．これによシ配線８はソース領
域１０とダイレクトコンタクトした（第５図図示）。
配線８の第１のＭ、ｏ Ｓ Ｉ Ｘパターン５２′中の
ｐが拡散して該基板１表面に浅いｎ＋５ｐ、拡散ｈηが
形成された。なお、このｎ１型拡散層はｎｉＪ記ソース
領域１０の一部となシ２．これによシ配線８はソース領
域１０とダイレクトコンタクトした（第５図図示）。
印］ 次に、全面に層間絶縁膜としてのＣＶＤ −８ｉ
Ｏ２膜１２をＪＩＬ価した。つづい１、ＦｊｆＪ記ソー
ス及びドレイン領域１θ、１ノの一部に対流するＣＶＤ
５ｉ０２％ ｌ ２を選択的に除去してコンタクト
ホールを形成した後、全面にアルミニウム層を蒸着、パ
ターニングを行ない、コンタクトホールを介してソース
及びドレイン寵城１０，１１の一部に夫々接続する電極
１３，１４を形成して所望のＭｏ８型ＦＥＴを製造した
（第６図図示）。
Ｏ２膜１２をＪＩＬ価した。つづい１、ＦｊｆＪ記ソー
ス及びドレイン領域１θ、１ノの一部に対流するＣＶＤ
５ｉ０２％ ｌ ２を選択的に除去してコンタクト
ホールを形成した後、全面にアルミニウム層を蒸着、パ
ターニングを行ない、コンタクトホールを介してソース
及びドレイン寵城１０，１１の一部に夫々接続する電極
１３，１４を形成して所望のＭｏ８型ＦＥＴを製造した
（第６図図示）。
前述の如く製造されるＭｏ８型ＦＩＤＴは、ｐ型シリコ
ン基板１表面Ｖ仁ソース、ドレイン領域１０゜１１を設
け、これらソース、ドレイン領域１０゜１１間の基板層
上にダート酸化膜９、及び第１゜第２のＭｏ５１ｚパタ
ーンｓ１／ 、 ６． ／からなるり−１−電極７を順
次設け、更にソース領域１０にダイレクトコンタクトさ
れフィールド酸化膜２」二に延存する第１を第２のＭｏ
８ｉＸ／ｆターン５２Ｚ６Ｒ′からなる配線８を設け、
ダート電極７笠を含む基板１全面にＣＶＤ −５ｉｎ２
膜１２を設け、コンタクトホールを介し−（ソース、ド
レイン領域１０゜１）の一部に夫々接続するＴｔＪ、極
１３，１４百設の一部とし又３１を多量に含ん１ヒ第１
のＪ１４０Ｓｉアノ？ターン（Ｘ≧２＞５２／ を用い
１いるため、従来の如く段差部を有する絶縁＋ｓｂ土に
配線な゛形成する際、段差部でのスデッノ力パレッジが
良好となり、段切れによる配線８のオープンを防止する
ことができる。しかも、前Ｔｈ＋３配線８は第１のＭＯ
Ｓ ｉ ｘ ｙ４ターン（Ｘ≧２）ｆ）２′」二に第２
のＭｏ５ｔＸ・ぐターン（Ｘ ＜２ ） ６２’を設け
ている／こめ、２０１のＭｏ５ｊＸパターン（Ｘ≧２）
Ｊｌう層からなる前側Ｉ！の場合と比べ、比抵抗を充分
小さくすることができ、素子の高速化を達成できる。
ン基板１表面Ｖ仁ソース、ドレイン領域１０゜１１を設
け、これらソース、ドレイン領域１０゜１１間の基板層
上にダート酸化膜９、及び第１゜第２のＭｏ５１ｚパタ
ーンｓ１／ 、 ６． ／からなるり−１−電極７を順
次設け、更にソース領域１０にダイレクトコンタクトさ
れフィールド酸化膜２」二に延存する第１を第２のＭｏ
８ｉＸ／ｆターン５２Ｚ６Ｒ′からなる配線８を設け、
ダート電極７笠を含む基板１全面にＣＶＤ −５ｉｎ２
膜１２を設け、コンタクトホールを介し−（ソース、ド
レイン領域１０゜１）の一部に夫々接続するＴｔＪ、極
１３，１４百設の一部とし又３１を多量に含ん１ヒ第１
のＪ１４０Ｓｉアノ？ターン（Ｘ≧２＞５２／ を用い
１いるため、従来の如く段差部を有する絶縁＋ｓｂ土に
配線な゛形成する際、段差部でのスデッノ力パレッジが
良好となり、段切れによる配線８のオープンを防止する
ことができる。しかも、前Ｔｈ＋３配線８は第１のＭＯ
Ｓ ｉ ｘ ｙ４ターン（Ｘ≧２）ｆ）２′」二に第２
のＭｏ５ｔＸ・ぐターン（Ｘ ＜２ ） ６２’を設け
ている／こめ、２０１のＭｏ５ｊＸパターン（Ｘ≧２）
Ｊｌう層からなる前側Ｉ！の場合と比べ、比抵抗を充分
小さくすることができ、素子の高速化を達成できる。
また、ソース領域１０とダイレクトコンタクトする配線
８の下層１１１１がＳｔを多量に含んだ第１のＭｏ５ｉ
ｚパターン（Ｘ≧２）５２’てβるグこめ、炉拡散時に
ソシが基板１方向に拡散１〜て基板ｌとＦｌ’＞１のＲ
４ｏＳｉｘパターン５２′との界１Ｔｔ１部分にソゾを
含んだ第１のｓｉ＆（図示せず）が形成されで配ｐ」（
８を基板ｌに対して良好にオーミック接触できるう 更に、前記配線８は夫々Ｓｉの組成比が異なる第１．第
２のＭｏ１ｌＸ／９ターン”＋６２’から形成されてい
ても、同じ材質であるため、例えば多結晶シリコン層上
にＭｏ Ｓ ｉ ｚ膜を形成したポリザイド構造のよう
に、Ｍｏ５ｉＸ膜をエツチングしてＭｏ５ｉｚからなる
配置ｖｌＩ３ｉを形成する際に多結晶シリコン層にアン
ダーカットを生ずることを阻止できる。
８の下層１１１１がＳｔを多量に含んだ第１のＭｏ５ｉ
ｚパターン（Ｘ≧２）５２’てβるグこめ、炉拡散時に
ソシが基板１方向に拡散１〜て基板ｌとＦｌ’＞１のＲ
４ｏＳｉｘパターン５２′との界１Ｔｔ１部分にソゾを
含んだ第１のｓｉ＆（図示せず）が形成されで配ｐ」（
８を基板ｌに対して良好にオーミック接触できるう 更に、前記配線８は夫々Ｓｉの組成比が異なる第１．第
２のＭｏ１ｌＸ／９ターン”＋６２’から形成されてい
ても、同じ材質であるため、例えば多結晶シリコン層上
にＭｏ Ｓ ｉ ｚ膜を形成したポリザイド構造のよう
に、Ｍｏ５ｉＸ膜をエツチングしてＭｏ５ｉｚからなる
配置ｖｌＩ３ｉを形成する際に多結晶シリコン層にアン
ダーカットを生ずることを阻止できる。
なお、上記実施例では第工、第２の金属間化合物半導体
膜としてＭｏ５ｉｚ膜を用いたが、これに限らない。例
え（ｄ Ｔａ 、 Ｎｂ 、 Ｗ、 Ｔｉ等の高融点金
属と８１との金属間化合物半導族等を用いてもよい。
膜としてＭｏ５ｉｚ膜を用いたが、これに限らない。例
え（ｄ Ｔａ 、 Ｎｂ 、 Ｗ、 Ｔｉ等の高融点金
属と８１との金属間化合物半導族等を用いてもよい。
また、上記実施例では第１のＭｙ Ｓ ｊ Ｘ Ｂ碑に
リンを拡散したが、こｈに限らず、例えば砒素、アンチ
モン等のｎ型不純物でもよいし、或いはｐ型不純物なら
ボロン、）ｆリウム慣を用いることができる。
リンを拡散したが、こｈに限らず、例えば砒素、アンチ
モン等のｎ型不純物でもよいし、或いはｐ型不純物なら
ボロン、）ｆリウム慣を用いることができる。
更に、上記実施例ではＭｏ８弗ＦＥＴにガ）、！川した
場合について述べたが、これに限らず、例えばバイポー
ラ型半導体装１へにも同様に適用できる。
場合について述べたが、これに限らず、例えばバイポー
ラ型半導体装１へにも同様に適用できる。
以上詳述した如く本発明によれば、段切れがなく比抵抗
を小さく１きるとともに、メ・５子の品速化を遂成し？
ＵるＭｏ８２！Ｉ！！ＦｇＴ肴の半ｉｊｉ体装β及びそ
の狐造力法を提供できるものである。
を小さく１きるとともに、メ・５子の品速化を遂成し？
ＵるＭｏ８２！Ｉ！！ＦｇＴ肴の半ｉｊｉ体装β及びそ
の狐造力法を提供できるものである。
第１図〜第６図は本発明の半導体装置の製造方法を工程
順に示う−助面図である。 ｌ・゛ｐ型シリコン基板、２・・フィールド酸化膜、３
・・・薄い酸化膜、４・・・コンタクト部、５゜６ ・
・・Ｍｏ８ＩＫ Ｂ！Ａ１５１’ 、 ５２’ 、 ６
） ’ 、 （ｊ２’ ・・・Ｍｏ５ｔＫパターン、７
・・・ケ９−ト箱極、８・・配ＭＪ、９・・・り身−ト
酸化膜、１０・・・ソース領域、１１・・・ドレイン領
域、１２・・・Ｓ ｓ Ｏ２膜、１３．１４・・ｆＩＬ
極。 出軌人代理人 弁理士 鈴 江 武 彦第１ｒ！Ａ 第２図 第３ｒｊＡ 第４図 第５Ｂ 第６図
順に示う−助面図である。 ｌ・゛ｐ型シリコン基板、２・・フィールド酸化膜、３
・・・薄い酸化膜、４・・・コンタクト部、５゜６ ・
・・Ｍｏ８ＩＫ Ｂ！Ａ１５１’ 、 ５２’ 、 ６
） ’ 、 （ｊ２’ ・・・Ｍｏ５ｔＫパターン、７
・・・ケ９−ト箱極、８・・配ＭＪ、９・・・り身−ト
酸化膜、１０・・・ソース領域、１１・・・ドレイン領
域、１２・・・Ｓ ｓ Ｏ２膜、１３．１４・・ｆＩＬ
極。 出軌人代理人 弁理士 鈴 江 武 彦第１ｒ！Ａ 第２図 第３ｒｊＡ 第４図 第５Ｂ 第６図
Claims (1)
- 【特許請求の範囲】 １、 高融点金属と半導体の組成比を高融点金属に対し
て半導体が２．０以上となる第１の金属間化合物半導体
膜及び高融点金属と半導体との組成比が２゜ｏｐｓとな
る第２の金属間化合物半導体膜を積層した２層膜からな
る配ＫＩ金、半導体基板上に絶縁＃を介して設けたこと
を％徴とする半導体装置。 ２、半導体基板上にＩ’５縁膜全形成した後、これを選
択的に除去して前記基板とのコンタクト部を形成する工
程と、全面に高融点金属と半４９体の組成比を金属に対
して半導体が２，０以」二となる第１の金属間化合物半
導体＃Ｈ（ｉ？影形成る工程と、前記金属間化合物半導
体股上に高融点金属と半導体の組成比全会Ｐ％に比して
半導体が２．０未満となる第２の金属間化合物半導体膜
を形成する工程と、前記第２．第１の金り間化合物半導
体族を選択的に除去した後、熱射ｌ！ｌを施す工程を具
備することを特徴とする半導体装に１の製造方法。 ３、第１の金属間化合物半導体膜を形成した後、この金
属間化合物半導イ４・８灸に不純物を・ドープすること
を特徴とする特許ＲＦ’＝求の範囲第２１Ｊｒ記載の半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15551382A JPS5944873A (ja) | 1982-09-07 | 1982-09-07 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15551382A JPS5944873A (ja) | 1982-09-07 | 1982-09-07 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5944873A true JPS5944873A (ja) | 1984-03-13 |
Family
ID=15607690
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15551382A Pending JPS5944873A (ja) | 1982-09-07 | 1982-09-07 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5944873A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60245256A (ja) * | 1984-05-21 | 1985-12-05 | Fujitsu Ltd | 半導体装置 |
| USRE39895E1 (en) | 1994-06-13 | 2007-10-23 | Renesas Technology Corp. | Semiconductor integrated circuit arrangement fabrication method |
-
1982
- 1982-09-07 JP JP15551382A patent/JPS5944873A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60245256A (ja) * | 1984-05-21 | 1985-12-05 | Fujitsu Ltd | 半導体装置 |
| USRE39895E1 (en) | 1994-06-13 | 2007-10-23 | Renesas Technology Corp. | Semiconductor integrated circuit arrangement fabrication method |
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