JPS58119651A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、半導体素子表面が平坦でかつ高密度導電配線
を有する半導体装置およびその製造方法・に・則するも
のである。

まず、従来技術の代表的な構成例を図面を用いて説明し
、その問題点を述べる。

第１図ｆａ）〜（ｄ）は従来のＭ　ＯＳ　トランジスタ
の製清方法の主要工程を説明するための断面図で、同１
ヌ１（ｄ）は完成した主要部の構造を示している。図に
おいて、１はｌ＼４０Ｓトランジスタ、２は半導体基板
（ｐ形単結晶Ｓｉ基板）、６は素子間分離領域（１厚い
５ｉ０２４　）、６′は厚さが連続的に変化するＳ　ｉ
　（）２膜、４は絶縁膜（ゲート酸化膜）、５はゲート
電極、６及び６′はソース及びドレイン用ｎ導電形領域
（ｎ＋拡牧層）、７，９は導電材料で形成した配線（電
極）、８は絶縁膜、１０シコンタクトホールである。素
子間分離領域６はＭＯＳトランジスタ１を他のトランジ
スタと互いに電気的に絶縁するために設けられたもので
あり、通常用いられている素子間分離法である。この素
子間分離：＋（ｔ　Ｖ　（厚い５１０２模）３は耐酸化
膜をマスクに、Ｓ＋基板２０表面を選択的に熱酸化する
ことにより形成されるため、この素子間分離法は選択酸
化法と呼ばれる。

このような構造のＭＯＳ）ランジスタの製置はまず第１
図（ａ）に示すように、半導体主面に絶縁膜８を形成し
、次いで第１図（ｂ）に示すように、所定使者にエツチ
ングによりコンタクトホール１０を穿設する。次に絶縁
膜８の表面に導電材料１ｔ９１１を形成して第１図（Ｃ
）に示す構造を得る。これにホトエツチングによってパ
ターンニングを施して配線（電極）７．９を形成して第
１図Ｔｄ）のＭＯＳ）ランジスタ１を得る。

このように絶縁膜８の所定領域にエツチングを施してコ
ンタクトホール１０が形成されるので、ｎ＋拡散層６．
６′の上にコンタクトホール１０を介して配線７．９を
形成すると、配線７，９の膜厚が不均一になるとともに
、＋ＶＯ８）ランジスタ１の表面には、ゲート電極５と
絶縁膜８の厚さに応じて凹凸が形成される。また、絶縁
膜８もゲート電極５の厚さ分だけ盛り上がった段部を有
するため、絶縁膜８上に形成された配線７，９のパター
ンニング精度が低下する。

その８川、このようなＭＯＳ）ランジスタ構造では、段
九部分で配線の断線や；妾触不良が発生しｂく、抵抗値
もばらつき易い。また、計拡散層６．６′と配線７．９
との間で接触不良が発生し易い。四に、コンタクトホー
ル１１Ｊの穿設工程では高い・−γ詩法め精度が要求さ
れ、半導体装置の製造歩留りがυ゛７い等の問題点があ
った。

第２図は従来のＭＯＳダイナミックメモリセルの要部構
造を説明するための断面図である。図にオｊいて、前出
のものと同一符号のものは同一または均等部分を示すも
のとする。６″はビット線用ｎ＋拡散層、１２はワード
線用配線、１３は例えば多。

結晶シリコンで形成したＭＯＳキャパシタ用電極、１４
は絶縁、莫である。

この構造のメモリセルの利点は、ワード線用のコンタク
トホール１０の位置決めマージンが拡大できること、及
びワード線用配線（導電材料）１２とＭ　Ｏ’Ｓキャバ
ンタ用電極１６の分離幅が位置合わせ精度によらず微細
化できることである。

しかし、このメモリセル構造は次のような欠点がある。

即ち、ワード線用配線１２はゲート１々１ヒ模４の上に
直接に堆積されているとともに、ＭＯＳキャパシタ用電
極１６の上にも絶縁膜１４を介して堆積されているため
、ワード線用配線１２の上にコンタクトホール１０を介
して導電材料層（配線部）１１を形成すると、メモリセ
ルの表面にはＭＯＳキャパシタ用電極１６と絶縁膜１４
とワード線用配線１２の厚さに応じた凹凸が形成され、
導電材料層１１の膜厚が不均一になり断線が生じやすく
なっている。

本発明はこれらの問題点を解消するためになされたもの
で、配線、電極の表面が平坦な露出部を有し、かつ配線
や電極のバタン分離幅の微細化をはかることのできる半
導体装置を提供するものであり、その第１の目的はデバ
イス表面が平坦でかつ高密度配線された新規なＬＳＩを
提供することにある。第２の目的は本発明装置を簡単に
実現できる製造方法を提供することにある。

以下、本発明を実施例によって詳細に説明するなお、説
明を簡明にするために、各部の材質や半導体の導電形を
規定して説明する′が、本発明はこれに限定されるもの
ではなく、材質を変更した場合及び導電形や印加電圧の
極性を反対にした場合にも本発明が適用されることは勿
論である。

第６図ｆａ）〜（ｆ）は本発明に係る半導体装置の第１
の実施例の製造方法の主要工程γ、で説明するための断
面図で、同図（ｆ）は完成したｎ−・−ヤネル電界効果
トランジスタの主要部の構造を示している。

第６図（ｆ）に示した半導体装置は、従来技術で説明し
た第１１ｑ（ｄ）の構造に対応すて）ものであり、ｐ形
単結晶８ｉ７）基板２の主面にゲー　ト酸化膜４を介し
て導電材料（例えば多結晶シリコン）で形成したゲート
電極５を有するとともに、基板主面に形成されたソース
用ｎ導電形領域乙の上に直接に堆積されて電気接点を形
成する導電材料で形成した配線７と、ドレイン用ｎ導電
形領域６′の上に直接に堆積されて電気接点を形成する
導電材料で形成した配線９を設けたものである。このよ
うに構成したことにより、配線、電極の露出表面の平坦
化と、ゲート電極と配線路の分離幅の微細化が容易に達
成することができる。

次に第３図の図面の順番に対応させて、上記本発明の半
導体装置の製造方法を説明する。

ｆａｍｐ形単結晶８ｉの基板２の主面からまず基板をＭ
ｏをマスクに選択的にエツチングし、エツチング深さく
例えば約１μｍ）に準じて５１０２膜をイオンビームス
パッタ法、ＥＣＲ型プラズマ堆積法等により堆積した後
、ＭＯマスクを溶解してリフトオフ法によりエツチング
のなされていない領域（Ｍｏマスク上）に堆積されたＳ
　ｉ０２嘆を除去することにより、素子間分離領域（厚
いＳ　ｉ０２膜）３を形成する。次いで基板表面を熱酸
化して絶縁膜（８ｉ０２膜、ゲート酸化膜）４を形成し
、さらに多結晶Ｓｉ層（第１の導電材料層となる）１５
を形成する。この多結晶Ｓ１層１５上に高融点金属Ｍｏ
を１スパツタ、蒸着法等で堆積し、ホトエツチングによ
ってゲート電極のパタン１６を形成する。

（ｂ）：　　バタン（Ｍｏのマスク）１６で覆われてい
ない部分の多結晶Ｓｉ層１５と５ｉ０２嘆（ゲート酸化
膜）４をエツチングし、基板２の主面１７をｆｐｌ出さ
せる。

（Ｃ）：　　上記Ｍｏのマスク１６とエツチング工程で
残された部分を含む基板２０表表面体に８ｉ膜（第２の
導電材料層となる）１８．１８’をスパッタ法ＥＣＲ型
プラズマ堆積法等の堆積法で堆積する。

本実施例ではＥＣＲ型プラズマ堆積法を用いたが、その
理由は、この方法によるとプラズマの方向性を利用でき
、かつマスクとエツチング工程で残された部分の側壁に
付着するＳｉ膜１８′の膜質が堆積中に活性化されにく
いので不純物を含んだままの８ｉ膜ができ、従って後の
エツチング工程での７字溝形成が容易に行なえるからで
ある。

（ｄ）：　　上記Ｓｉ膜の一部をエツチングする。本実
施例では、フン酸系のエツチング液を用い等方性工、チ
ングを行なった。Ｓｉ膜１８に比べて側壁に付着した８
ｉ膜１８′の方がエツチング速度が早いので、この工程
によりＶ字溝１９が形成され、ゲート電極用の多結晶Ｓ
ｉ層１５と配線用８ｉ膜１８とが分離する。

ｆｅ）：　　Ｍｏのマスク１６をＨ２８０４／Ｈ２Ｏ２
混合液呻で溶解しリフトオンする。Ｍｏ膜は上記混合液
中で７０μｍ／ｍｉｎ程度のサイドエツチングがあるた
め、大面積でも容易にリフトオフができる。この工程に
より多結晶Ｓｉ層１５（ゲート電極５）と８１膜１８（
配線７．９）の露出表面は平坦な平面を有する構造が得
られる。この上からイオン注入技術を用いて８ｉにｎ形
導電性を持たせる元素を注入せしめて、多結晶Ｓｉ層１
５と８ｉ膜１８をｎ形導電性を有する導電材料層とする
と同時に基板２の主面でＶ字溝１９で分離されている領
域をｎ導電″形領域６，６′とする。

（ｆ）　：　　７００〜１１００℃程度の温度範囲でプ
ロセス上最適な温度を選択して熱処理を行なうと、８ｉ
膜１８・にドープされた元素はＳｉ基板２の主面に拡散
してソース用ｎ導電形領域６Ｅドレイン用１ｎ導電形領
域６′が形成される。それと同時にＳｉ膜１８（配線７
，９）とＳｉ基板２のｎ導電影領域６．６′の電気接点
が良好になる。

次いでゲート電極５及び配線７，９を有する基板表面全
体に絶縁膜（Ｓｉ０２膜）２０を熱分解法、；スパッタ
法又はＥＣＲ，型プラズマ堆積法で堆積する。この時７
字溝１９はＳ’ｉ０２膜２０に上２０埋められて、５ｉ
０２膜２００表面は７字溝のない平坦な構造が帰られる
。

以上の工程によって、ｎチャネル電界効果トランジスタ
の主要部が構成される。

なお、本実施例ではゲート電極のパタン１６にＭｏを用
いたが、Ｍｏの代りにＷ、　Ｔｉ　、　Ｚｒ　、　Ｎｂ
等の高融点金属、あるいはこれらの高融点金属に酸素や
窒素を含んだものを用いてもよい。高融点金属を用いる
理由は、リフトオフの歩留りが１００％でなくて高融点
金属の残りが生じても、その後の例えば拡散工程等の熱
処理時に汚染源とはならな（βので、高温処理が可能に
なるからである。勿論、高融点金属の代りにホトレジス
トを用いてリフトオフな行なうことも可能であるが、こ
の場合には歩留り的にも完全なリフトオフ技術が要求さ
れる・。

第４図（ａ）〜（ｋ）は本発明に係る半導体装置の第２
の実施例の製造方法を工程順に示した断面図で、同図（
ｋ）は完成した１トランジスタ型メモリセルの主要部の
構造を示している。

第４図（ｋ）に示した半導体装置は、従来技術で説明し
た第２図の構造に対応するもので、ｐ形半導体の基板２
の主面に絶縁膜（ゲート酸化膜）４を介して、導電材料
で形成したワード線用配線（電極）１２とＭＯＳキャパ
シタ用電極１３を有するとともに、基板主面に形成され
たｎ導電形領截６の上に直接に堆積された導電材料で電
気接点を形成するビット線用配線（電極）２１を設けた
ものである。

図から分かる″ように、各電極、配線の露出表面の平坦
化と分離の微細化が達成されている。

次に第４図の図面の順番に対応させて、上記本発明の半
導体装置の製造方法を説明する。

（ａ）：　　単結晶Ｓｉの基板２の主面に素子間分離領
域（厚い５ｉ０２膜）３．絶縁膜（ＳｉＯ２膜、ゲート
酸化膜）４及び多結晶８１層（第１の導電材料層となる
）１５を形成する。この多結晶Ｓｉ層１５上に高融点金
属Ｍｏでキャパシタ用電極１３形成用のパタン１６を設
ける。

１１〕璽　パタン（ＭＯのマスク）１６で覆われていな
い、・ｉｌｔ分の多結晶Ｓｉ層１５をエツチングし、Ｓ
ｉＯ２功（ゲート酸化膜）４の表面を露出させる。

（Ｃ）：　　上記、＼４０のマスク１６とエツチング工
程で残された部分をきむ基板２０表表面体に８ｉ膜（第
２の（導電材料層となる）１８．１８’をスパッタ法。

１・：　ＣＨ，ｔ（ｑプラズマ堆積法等の堆積法で堆積
する。

（ｄ）、　　上記Ｓ１膜の一部を等方性エツチングする
と、Ｓｉ膜１８に比べて側壁に付着したＳｉ膜１８″の
方がエツチング速度がｉ卑いので、Ｖ字溝１９か形成さ
れ、多結晶Ｓｉ層１５とＳＩ）摸１８とが分離寸ろ。

（，２）　　　小の７スク１６をｌ−１２８０４／Ｈ２
Ｏ２混合液中で（容解しリフトオフする。リフトオフ後
は７字４〃ｌづ９により側・豪が互に分離され露出表面
がほぼ゛ＩＣ１１−平而内にある多結晶８１層１５と８
ｉ膜１８が冴ら十ｔろ。ここまでの工程は第１の実施例
〔第６図（，４）〜（ｅ）〕で説明したのとほとんど同
じである。

（「）　　　ワード線用配線（電極）１２を形成するた
めの＼１０のパターン（マスク）　１６’を設ケる。

（ｇ）：　　Ｍｏのマスク１６′で覆われていない部分
の８ｉ膜１８と５ｉ０２ｉ１粱４をエツチングし、基板
２の主面１７を露出させる。この工程は第５国電）と同
一工程である。

（ｈ）：　　表面全体にＳｉ　＋漢１８″、　１８″’
　　を堆積する。この工程は第６図（Ｃ）と同一工程で
ある。

（１）二　　上記Ｓｉ膜の一部を等方性エツチングしで
Ｖ字溝１９′を形成し、ビット線用配線（電極）２１を
ワード線用配線（電極）１２と分離して形成する。この
工程は第６図（ｄ）と同一工程である。

（ｊ）：　　リフトオフ工程によりＭＯのマスク１６′
とその上に堆積したＳｉ膜１８″を取り除く。次いでイ
オン注入を行なって各配線（電極）にｎ形導電性をもた
せると同時にＶ字溝１９．１９’部分の基板２中にｎ導
七形領・或６，６′を形成する１、この工程は第３図（
ｅ）と同一工程である。

（ｋ）：　　各・配線（電極）を有する基板表向全体に
５ｉ０２膜（絶縁膜）２０をＢ　ＣＲ，県プラズマ堆積
法等で堆積し、７字４ｐ　１９　＋　　１９’を埋めて
平坦な表面を有する構造を得る。その後、不活性ガス中
で例えは９００〜１１００℃の熱肌理を行なう。このＦ
ノ冒！駅１１！に、ＬＦ）Ｓｉ　ｉ莫１８″（ビット線
用配線２１）（・こトープされた元素は基板２の主面に
拡散し、ｎ導市形須１・々６を形成し、かつピント線用
配線（電囃）２１とｎ導電影領域６の電気接点が良好に
なる。この工程は第６図ｆｆ）の工程に対応するもので
ある。

以−ヒの−［桿によって、１トランジスタ型メモリセル
の主支部が構成される。

第５　：＜Ｉ　（ａｌ〜（ｆ）は本発明に係る半導体装
置の第３の＜４例（ｎｐｎ形バイポーラトランジスタの
主要部）の製造方法を工程順に示した断面図、第６図は
第５１ンｌに示した本発明の工程を含んで構成されたｎ
　ｐ　ｎ　形バイポーラトランジスタの断面図である。

まず、第６１イ］を用いて構造の説明をする。図におい
て、２２はＢをドープしたＳ１膜（導電材料）で形成し
たベース電極、２６はＡｓ又はＰをドープしたＳｉ・１
貞（導電材料）で形成したエミッタ電極、２４はベース
用耐導電形領戟、２５はエミッタ用ｎ　’−４１ｊ’、
形・領域、２６はベース用ｐ導電形領域、２７はＡｓ又
はＰをドープした５ｉｉｄ（導電材料）で形、成したコ
レクタ電極、２８はコレクタ月」ｎ導電形・領域、２９
．３０はコレクタ用ｎ１導市形Ｐ頁誠である。

このバイポーラトランジスタは、図から分か乙ように、
平坦な主面を有する半導体基板の上に直接に導電材料で
形成したベース電極２２．エミッタ電極２６及びコレク
タ電極２７を堆積しているので、これら電極の露出面の
平坦化が得られ、かつ７字４１９．１９″の形成により
各電極′川の分離幅の微１１Ｂ化が容易に達成できると
いう特徴？有している。また、ベースコンタクトがエミ
ッタに充分近づけて形成できるので、トランジスタの占
有面積を小さくでき、ベースの直列抵抗が小さくなる。

また、酸化物分離によってエミッタとベースの周囲を酸
化物で囲んでいるので、ベース−コレクタ間容置が小さ
くなる。

次に、第５図を用い図面（ａ）・〜（ｒ）の順番に４応
させて、上記本発男のバイポーラトランジスタの主要部
の製、貴方法を説明する。

（ａ）：　　単結晶Ｓ１基板の表面に素子間分離領域（
厚い５１０２膜）３とｐ導電影領域２６を選択的に形成
し、この上にＢをドープした多結晶Ｓｉ層１５′を減圧
ＣＶ　Ｄ法等により堆積する。

（ｂ）、　　この多結晶Ｓｉ層１５′上に高融点のＭｏ
からなるベース電極形成用のバタン１６″をホトエツチ
ング技術によって形成する。次いでＭｏのマスクで覆わ
れていない多結晶Ｓｉ層１５′をエツチングし、ｐ導電
形領域２６の表面を露出させる。

（Ｃ）：　　−ヒ記エノテング工程で残された部分を含
む基板上の全面をＰ又はＡｓをドープしたＳｉ膜１ｆ　
、１８ＮＤＩをスパッタ法、ＥＣＲ型プラズマ堆積法等
の堆積法で堆積する。

（ｄ）、　　等方性エツチングを行ないＶ字溝１９を形
成し、エミッタ電極用Ｓｉ膜１８″″　　とベース電極
用多結晶８１層１５′とを分離する。

（ｅ）　：　　Ｈ２８０４／Ｈ２Ｏ２混合液又ね１００
℃程度のＨ２Ｏ２液中でリフトオンする。リフトオフ後
、不活性ガス中での熱処理により、多結晶Ｓｉ層１５′
中のＢとＳ１膜Ｉ　ＢＬＬＩＪ中のＰ又はＡｓをｐ導電
影領域２６中に拡散せしめ、ベース用ｐ＋導電形碩域２
４とエミッタ用ｎ＋導電形領域２５を形成する。

この工程により、エミッタ電極２５とベース電極２２の
露出側面は互いにＶ字溝１９により分離し露出表面は同
一平面内に形成された構造が得られる。

（ｆ）：　　この上にＥＣＲ型プラズマ堆積法等により
、Ｖ字溝１９を５ｉ０２膜（絶縁膜；多層配線を行なう
場合には眉間絶縁膜となる）２０で埋めかつ平坦な表面
を有する構造を得る。

以上の工程によりバイポーラトランジスタの主要部が構
成される。

第７図は本発明に係る半導体装置の第４の実施例（電極
及び配線の構成例）を示すもので、同図（ａ）は平面図
、（ｂ）ば（ａ）のＡ　−Ａ’線における断面図である
。

この半導体装置は平坦な半導体基板２の主面上もしくは
半導体基板上に設けた絶縁膜上に直接に堆積された導電
材料で形成した複数の電極、配線３１と絶縁性物質で形
成した絶縁体層３２を有し−に紀電極、配線３１と絶縁
体層６２の露出表面が同一平面に形成され、複数の電極
、配線６１がＶ字傳１９ならびに絶縁体層３２によって
それぞれ絶縁され、かつ任意の電極形状又は配線形状に
容易にパターンニング可能な構造を有している。この構
造の製造方法は前述した実施例１〜３における工程に準
じて行なえばよいので説明を省略する。

なお、上記電極、配線を形成する導電材料としては、半
導体にｎ導電形もしくはｐ導電形不純物をき有させたも
の以外に高融点金属、多結晶シリコン、高融点金属シリ
サイド等も使用することができる。

以上説明したように、本発明の半導体装置は表面段差が
無いため１、その上に形成される絶縁膜の被覆形状や配
線の断線が改善されるため、半導体装置の製造歩留りが
向上する利点があるばかりでなく、配線や電極の相互間
の分離幅を充分微細化でき、高密度導電配線も容易に達
成できるという利点を有している。

【図面の簡単な説明】

第１図（ａ）〜（ｄ）は従来のＭｏＳトランジスタの製
造方法の主要工程を説明するための断面図、第２図は従
来のＭＯＳダイナミックメモリセルの要部構造を説明す
るための断面図、第６図（ａ）〜（ｆ）、第４図（ａ）
〜（ｋ）及び第５図（ａ）〜げ）はそれぞれ本発明に係
る半導体装置の実施例の製造方法の主要工程を説明する
ための断面図、第６図は本発明の製造方法で構成された
バイポーラトランジスタの断面図、第７図は本発明に係
る半導体装置の実施例の構造を示すもので（ａ）は平面
図、（ｂ）は（ａ）のＡ　−Ａ’線における断面図であ
る。 １・・・Ｍｏ８）ランジスタ　２・・・半導体基板　６
・・・素子間分離領域（厚いＳ　第０２膜）　　４・・
・絶縁膜（Ｓｉ０２膜、ゲート酸化膜）　　５・・・ゲ
ート電極６、６’、　６″・・・ｎ導電影領域（ｎ＋拡
散層）７．９・・・配線（電極）　８・・・絶縁膜　１
０・・・コンタクトホール　１１・・・導電材料層　１
２・・・ワード線用配線（電極）　１３・・・ＭＯＳキ
ャパシタ用電極１４・・・絶縁膜　１５．１５’・・・
多結晶Ｓｉ層　１６゜１６’、　１６”・・・バタン（
Ｍｏのマスク）　　１７・・・基板の主面　１８．１８
’、　１．８”、　１８”’、　１８”、　１Ｂ””’
・・・Ｓｉ膜　１９．１９’、　１９″・・・７字溝　
２０・・・絶縁４　（５ｉ（）２膜）　　２１・・・ビ
ット線用配線（電極）２２・・・ベース電極　２３・・
・エミッタ電極　２４・・・ベース用耐導電形領域　２
５・・・エミッタ用ｎ＋導市形領域　２６・・・ベース
用ｐ導電形領域　２７・・・コレクタ電極　２８・・・
コレクタ用ｎ導電形領域２９．３０・・・コレクタ用ｎ
＋導電形領域　　６１・・・雷雨、配線　３２・・・絶
縁体層 特許出願人　日本電信電話公社 代理人弁理士　中村純之助 第１　凶 ｉｌ　図 上 第３図 ６ １Ｆ４図 才４図 才５図 才５図 ）Ｆ６図 １−７図

Claims (5)

【特許請求の範囲】
1. （１）半導体基板の主面上もしくは半導体基板上に設け
   た絶縁膜上に、同種の導電材料又は異種の導電材料で形
   成した複数の配線、電極のうちの少なくとも一方を備え
   、該具備された複数の配線。 電極のうちそれぞれ隣りあう部分の側壁がエツチングに
   より形成された７字溝によって互いに分離゛され、かつ
   上記具備された複数の配線、電極の露出表面がほぼ同一
   面上にあることを特徴とする半導体装置。
2. （２）上記導電材料のうちの少なくとも１つの導電材料
   は、半導体にｎ導電形もしくはｐ導電形不純物を含有さ
   せたものである特許請求の範囲第１項記載の半導体装置
   。
3. （３）上記導電材料のうちの少なくとも１つの導電材料
   は、高融点金属、多結晶シリコン又は高融点金属シリサ
   イドのいずれかである特許請求の範囲第１項記載の半導
   体装置。
4. （４）半導体基板の主面上もしくは半導体基板上に設け
   た絶縁膜上に、第１の導電材料１−を形成する工程と、
   高融点金属又はレジストをマスクに上記第１の導電材料
   層又は第１の導電材料層と絶縁膜をエツチングする工程
   と、上記マスクとエツチング工程で残された部分を含む
   半導体基板の表面全体に第２の導電材料層を形成する工
   程と、上記第２の導電材料層の一部をエツチングして上
   記第１及び第２の導電材料層間に７字溝を形成し両導電
   材料層を分離する工程と、上記マスクを溶解し該マスク
   上の第２の導電材料層を除去する工程とを含むことを特
   徴とする半導体装置の製造方法。
5. （５）上記第２の導電材料層を形成する工程においてＥ
   ＣＲ，型プラズマ堆積法を用いることを特徴とする特許
   請求の範囲第４項記載の半導体装置の製造方法。