JPS5941925A - クロツク選択回路 - Google Patents
クロツク選択回路Info
- Publication number
- JPS5941925A JPS5941925A JP15152782A JP15152782A JPS5941925A JP S5941925 A JPS5941925 A JP S5941925A JP 15152782 A JP15152782 A JP 15152782A JP 15152782 A JP15152782 A JP 15152782A JP S5941925 A JPS5941925 A JP S5941925A
- Authority
- JP
- Japan
- Prior art keywords
- pulse
- clock
- circuit
- output
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 claims description 5
- 230000000630 rising effect Effects 0.000 claims description 5
- 230000002159 abnormal effect Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000001960 triggered effect Effects 0.000 description 2
- 230000005856 abnormality Effects 0.000 description 1
- 230000008929 regeneration Effects 0.000 description 1
- 238000011069 regeneration method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/19—Monitoring patterns of pulse trains
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明は被数のクロックパルスを受信シ、各々ツクロッ
クパルス受信系には単安定マルチバイブレータによ！ｌ
ｌ構成されるクロック断検出回路金持ち、クロック断が
検出されたクロックパルスは選択ピないクロック選択回
路に係り、受信クロックパルスがパルス中の狭い所謂ひ
け状に々るような異常が発生した場合でも断検出を確実
に行なって正常な側のクロックパルスを選択するクロッ
ク選択回路に関する。
クパルス受信系には単安定マルチバイブレータによ！ｌ
ｌ構成されるクロック断検出回路金持ち、クロック断が
検出されたクロックパルスは選択ピないクロック選択回
路に係り、受信クロックパルスがパルス中の狭い所謂ひ
け状に々るような異常が発生した場合でも断検出を確実
に行なって正常な側のクロックパルスを選択するクロッ
ク選択回路に関する。
ωン 従来技術と問題点
従来のクロック選択回路圧つき第１図第２図を用いて説
明する。
明する。
第１図は従来例の入力クロックパルスが２個の場合のク
ロック選択回路のブロック図、第２図は第１図の場合の
入力クロックパルス（５）と単安定マルチバイブレータ
（以下単安定ＭＭと称す）の出力ω）の波形のタイムチ
ャートを示す。
ロック選択回路のブロック図、第２図は第１図の場合の
入力クロックパルス（５）と単安定マルチバイブレータ
（以下単安定ＭＭと称す）の出力ω）の波形のタイムチ
ャートを示す。
図中１，１′はレシーバ、２，２′は単安定ＭＭ、 ３
は選択回路、τは単安定ＭＭ２．２’の出力のパルス中
を示す。
は選択回路、τは単安定ＭＭ２．２’の出力のパルス中
を示す。
従来は、入力クロックパルスの断を検出するクロック断
検出回路には単安定ＭＭ２．２’を持ち、この単安定Ｍ
Ｍ２．２’の出力のパルス中τを入カフロックパルスの
周期のＮ倍（Ｎは４〜５）に設定している。このため、
正常なりロックパルスが入力している時は単安定ＭＭ２
．２’の出力は″′１″レベルで、入力クロックパルス
が断になると出力が″０″レベルとなる。この０”レベ
ルとなることで入力クロックパルスの断を検出している
。
検出回路には単安定ＭＭ２．２’を持ち、この単安定Ｍ
Ｍ２．２’の出力のパルス中τを入カフロックパルスの
周期のＮ倍（Ｎは４〜５）に設定している。このため、
正常なりロックパルスが入力している時は単安定ＭＭ２
．２’の出力は″′１″レベルで、入力クロックパルス
が断になると出力が″０″レベルとなる。この０”レベ
ルとなることで入力クロックパルスの断を検出している
。
しかし第２図（６）の右に示す如く、受信クロックパル
スとしてパルス中の狭いＤＴ謂ひけ秋のパルスが何等か
の原因で発生することがある。今レシーバの入力側が断
で出力側にひげ状のパルスが発生した場合に付説明する
。このひけの発生が入力クロックパルスは助になったが
単安定ＭＭ２の出力が″１″レベルになっている間に発
生すると、このひげのパルスで単安定ＩＶＩＭ２は再ト
リガされこの時点よシバルス巾τの″１″レベルを出力
する。この出力が″′１″レベルの間に次々とひげが発
生するとこの間単安定ＭＭ２の出力は第２図中フに示す
如く″′１″レベルのままであシ、選択回路３は１側の
クロックパルスを選択することがある。このクロックパ
ルスを選択すると選択回路３の後段の例えばクロック再
生回路ではクロックの再生が不可能となりクロック受信
部が正常に動作しないことＫなる。このように従来のク
ロック選択回路ではひげ状のパルスの発生によってクロ
ックパルス断の検出ができず、正常でないＩｌｌのクロ
ックパルスを誤って選択してしまう欠点がある。
スとしてパルス中の狭いＤＴ謂ひけ秋のパルスが何等か
の原因で発生することがある。今レシーバの入力側が断
で出力側にひげ状のパルスが発生した場合に付説明する
。このひけの発生が入力クロックパルスは助になったが
単安定ＭＭ２の出力が″１″レベルになっている間に発
生すると、このひげのパルスで単安定ＩＶＩＭ２は再ト
リガされこの時点よシバルス巾τの″１″レベルを出力
する。この出力が″′１″レベルの間に次々とひげが発
生するとこの間単安定ＭＭ２の出力は第２図中フに示す
如く″′１″レベルのままであシ、選択回路３は１側の
クロックパルスを選択することがある。このクロックパ
ルスを選択すると選択回路３の後段の例えばクロック再
生回路ではクロックの再生が不可能となりクロック受信
部が正常に動作しないことＫなる。このように従来のク
ロック選択回路ではひげ状のパルスの発生によってクロ
ックパルス断の検出ができず、正常でないＩｌｌのクロ
ックパルスを誤って選択してしまう欠点がある。
（ｃ） 発明の目的
本発明の目的は上記の欠点をなくシ、入力クロックパル
スが異常となシひげ状のパルスが発生した場合でも、正
しくクロック切替動作を行なうクロック選択回路の提供
にある○ （ｄ） 発明の構成 本発明は上記の目的を達成するために％ 受イＭするク
ロックパルスの立上りで所定のパルス中のパルスを発生
させ受信したパルスのパルス中が核所定のパルス中よシ
狭い場合パルス断とする回路を従来のクロック断検出回
路の前段に設けたことを特徴とする。
スが異常となシひげ状のパルスが発生した場合でも、正
しくクロック切替動作を行なうクロック選択回路の提供
にある○ （ｄ） 発明の構成 本発明は上記の目的を達成するために％ 受イＭするク
ロックパルスの立上りで所定のパルス中のパルスを発生
させ受信したパルスのパルス中が核所定のパルス中よシ
狭い場合パルス断とする回路を従来のクロック断検出回
路の前段に設けたことを特徴とする。
（ｅ） 発明の実施例
以下本発明の１実施例につき図に従って説明する。第３
Ｎ１は本発明の実施例のクロック選択回路のブロック図
、第４図は菓３図の各部の波形のタイムチャートで（５
）〜（ト）は第３１￥Ｉのａ −ｅ点に対応する。
Ｎ１は本発明の実施例のクロック選択回路のブロック図
、第４図は菓３図の各部の波形のタイムチャートで（５
）〜（ト）は第３１￥Ｉのａ −ｅ点に対応する。
図中第１図と同一機能のものは同一記号で示す０４は単
安定ＭＭ、５はインバータ回路、６はＤタイプフリラグ
フロップ（以下ＦＦと称す八 ７は本発明にて追加した
付加回路である。
安定ＭＭ、５はインバータ回路、６はＤタイプフリラグ
フロップ（以下ＦＦと称す八 ７は本発明にて追加した
付加回路である。
第３図では入カクロノク／＜ルスの受信系としてはレシ
ーバ１の受信糸のみを代穴例として示してお９他の受信
糸も同様の構成である。今第４図（５）に示す如く、正
常なりロックノくルスが断になった後にデユーティが５
０％より小さいノ（ルスがレシーバｌを経て入力された
場合に付ｄ兄明する。この場合、前記説明の如〈従来の
クロック断検出回路ではクロック断の検出は出来ない。
ーバ１の受信糸のみを代穴例として示してお９他の受信
糸も同様の構成である。今第４図（５）に示す如く、正
常なりロックノくルスが断になった後にデユーティが５
０％より小さいノ（ルスがレシーバｌを経て入力された
場合に付ｄ兄明する。この場合、前記説明の如〈従来の
クロック断検出回路ではクロック断の検出は出来ない。
牢安う５ＭＭ４の出力パルスの巾は人カクロツクノセル
スの周）ＩＪ」の４０％程度としであるＯ第４図（イ）
に示すクロックパルスが付加回路７に入力すると、イン
ノく一夕回路５及び単安定ＭＭ４に入力し、インノ（−
夕回路５により反転され第４図の）に示す如六ノ（パル
スとな、１９ＦＦ６のクロック端子に入力する一方、単
安定ＭＭ４では、入カバルスの立上りでトリガされ正常
な入力クロックパルスの約４０％の）くルス巾のパルス
を第４図（Ｑに示す如く出力しＦＦ６のクリア端子に入
力し、この）（ルスが頴″レベルのｒｌＪＪ ＦＦ６を
クリアする。ＦＦ６では入カクロツクノ（パルスが正常
な場合は第４図の）に示すクロックの立上シがＦＦ６の
クリアが解除された後にくるのでＦＦ６の出力は入カク
ロツクノ（ルスとほぼ等しいクロックパルスが発生する
０しかし第４図（３）の右の如くクロックパルスのデユ
ーティが小さくなるとＦＦ６のクリアが解除する前に第
４図（Ｂ）に示すクロックパルスの立上９がくるのでＦ
Ｆ６の出力はクリア状態のままで″θ″レベル遵続とな
る。この状態を第４図ＣＤ）は示している０この第４図
（財）に示すＦＦ６の出力パルスを単安定ＭＭ２に加え
ると単安定ＭＭ２の出力は第４図（へ）に示す如く１富
なりロックパルスの間は＠１”レベル”ＣＤ Ｉｒｆ
状ノ／’ ノｌ／スの発生する領域では′０”レベルと
なシ人力するクロックパルスの断を正確に検出出来る。
スの周）ＩＪ」の４０％程度としであるＯ第４図（イ）
に示すクロックパルスが付加回路７に入力すると、イン
ノく一夕回路５及び単安定ＭＭ４に入力し、インノ（−
夕回路５により反転され第４図の）に示す如六ノ（パル
スとな、１９ＦＦ６のクロック端子に入力する一方、単
安定ＭＭ４では、入カバルスの立上りでトリガされ正常
な入力クロックパルスの約４０％の）くルス巾のパルス
を第４図（Ｑに示す如く出力しＦＦ６のクリア端子に入
力し、この）（ルスが頴″レベルのｒｌＪＪ ＦＦ６を
クリアする。ＦＦ６では入カクロツクノ（パルスが正常
な場合は第４図の）に示すクロックの立上シがＦＦ６の
クリアが解除された後にくるのでＦＦ６の出力は入カク
ロツクノ（ルスとほぼ等しいクロックパルスが発生する
０しかし第４図（３）の右の如くクロックパルスのデユ
ーティが小さくなるとＦＦ６のクリアが解除する前に第
４図（Ｂ）に示すクロックパルスの立上９がくるのでＦ
Ｆ６の出力はクリア状態のままで″θ″レベル遵続とな
る。この状態を第４図ＣＤ）は示している０この第４図
（財）に示すＦＦ６の出力パルスを単安定ＭＭ２に加え
ると単安定ＭＭ２の出力は第４図（へ）に示す如く１富
なりロックパルスの間は＠１”レベル”ＣＤ Ｉｒｆ
状ノ／’ ノｌ／スの発生する領域では′０”レベルと
なシ人力するクロックパルスの断を正確に検出出来る。
従って選択回路３は断になったクロックパルスを選択す
ることがなくなるので、例えば後段のクロック再往回路
では正しくクロックを再生でき、クロック受信部は正常
に動作をする。
ることがなくなるので、例えば後段のクロック再往回路
では正しくクロックを再生でき、クロック受信部は正常
に動作をする。
（ｆ） 発明の効果
以上詳細に説、明せる如く、本発明によれば、入力クロ
ックパルスが断となりひげ状のパルスが発生した場合で
も正確にクロック断を検出出来るので断になったクロッ
クは選択しないクロック選択回路が得られる効果がある
。
ックパルスが断となりひげ状のパルスが発生した場合で
も正確にクロック断を検出出来るので断になったクロッ
クは選択しないクロック選択回路が得られる効果がある
。
第１図は従来例のクロック遺択回１路のブロック図、第
２図は第１図の場合の入力クロックパルス囚と単安定マ
ルチバイブレータの出力（Ｂ）の波形のタイムチャート
、第３図は本発明の実施例のクロック選択回路のブロッ
ク図、第４図Ｆｉ第３図の各部の波形のタイムチャート
である。 図中１，１′はレシーバ、２．２’、４は単安定マルチ
バイブレータ、３は選択−１路、５けインバータ回路、
６はＤタイプフリップフロップ、７は付加回路を示す。
２図は第１図の場合の入力クロックパルス囚と単安定マ
ルチバイブレータの出力（Ｂ）の波形のタイムチャート
、第３図は本発明の実施例のクロック選択回路のブロッ
ク図、第４図Ｆｉ第３図の各部の波形のタイムチャート
である。 図中１，１′はレシーバ、２．２’、４は単安定マルチ
バイブレータ、３は選択−１路、５けインバータ回路、
６はＤタイプフリップフロップ、７は付加回路を示す。
Claims (1)
- 正常時、デユーティが約５０％のクロックパルスを、複
数本受信し、各々のクロックパルス受信系には単安定マ
ルチパイプレークによシ構成されるクロック断検出回路
を持ち、クロック断が検出された側のクロックパルスは
選択しない切夷動作金行なうクロック選択回路において
、受信したクロックパルスの立上りで所定のパルス中の
パルスを発生させ受信したクロックパルスのパルス中が
該１９［定のパルス中より狭い場合パルス断とする回路
を上記クロック断検出回路の前段に設けたことを特徴と
するクロック選択回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15152782A JPS5941925A (ja) | 1982-08-31 | 1982-08-31 | クロツク選択回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15152782A JPS5941925A (ja) | 1982-08-31 | 1982-08-31 | クロツク選択回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5941925A true JPS5941925A (ja) | 1984-03-08 |
Family
ID=15520459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15152782A Pending JPS5941925A (ja) | 1982-08-31 | 1982-08-31 | クロツク選択回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5941925A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01318427A (ja) * | 1988-05-06 | 1989-12-22 | Heidelberger Druckmas Ag | クロック信号を監視する方法および装置 |
| JPH0715299A (ja) * | 1993-06-24 | 1995-01-17 | Nec Corp | クロック回路 |
| US6239626B1 (en) * | 2000-01-07 | 2001-05-29 | Cisco Technology, Inc. | Glitch-free clock selector |
-
1982
- 1982-08-31 JP JP15152782A patent/JPS5941925A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01318427A (ja) * | 1988-05-06 | 1989-12-22 | Heidelberger Druckmas Ag | クロック信号を監視する方法および装置 |
| JPH0715299A (ja) * | 1993-06-24 | 1995-01-17 | Nec Corp | クロック回路 |
| US6239626B1 (en) * | 2000-01-07 | 2001-05-29 | Cisco Technology, Inc. | Glitch-free clock selector |
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