CN116015255A - 一种支持丢失自动切换的时钟无缝切换电路 - Google Patents
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Abstract
本发明公开了一种支持丢失自动切换的时钟无缝切换电路，所述电路包括常规时钟无缝切换电路、第一时钟丢失检测电路和第二时钟丢失检测电路，所述第一时钟丢失检测电路以第二时钟作为参考时钟，所述第二时钟丢失检测电路以第一时钟作为参考时钟，所述第一时钟丢失检测电路和第二时钟丢失检测电路在所在时钟路径时钟丢失时向所述常规时钟无缝切换电路输出低电平，在时钟正常时向所述常规时钟无缝切换电路输出高电平。本发明能够在当前时钟丢失的情况下，将无缝切换电路输出的时钟切换为另一个时钟，使得时钟电路可以同时支持时钟丢失自动切换功能，和正常工作情况下的时钟无缝切换功能。
Description
技术领域
本发明属于芯片设计技术领域，尤其涉及一种支持丢失自动切换的时钟无缝切换电路。
背景技术
芯片设计中的时钟无缝切换电路常用于芯片工作过程中需要动态切换时钟并要规避产生时钟毛刺的场景。
常见的时钟无缝切换电路需要两个时钟都正常工作，才能使选择信号控制可选时钟的开启关断，如果发生当前工作时钟丢失的情况，电路将无法切换到选用另一个时钟源，导致后续电路停止工作，因此如果可能存在时钟丢失的场景，则一般无法使用时钟无缝切换电路。
发明内容
本发明的目的在于，为克服现有技术缺陷，提供了一种支持丢失自动切换的时钟无缝切换电路,两路时钟都分别以对方时钟作为参考时钟进行丢失检测，同时支持两路时钟的丢失自动切换。
本发明目的通过下述技术方案来实现：
一种支持丢失自动切换的时钟无缝切换电路，所述电路包括常规时钟无缝切换电路、第一时钟丢失检测电路和第二时钟丢失检测电路，所述第一时钟丢失检测电路以第二时钟作为参考时钟，所述第二时钟丢失检测电路以第一时钟作为参考时钟，所述第一时钟丢失检测电路和第二时钟丢失检测电路在所在时钟路径时钟丢失时向所述常规时钟无缝切换电路输出丢失标志信号，在时钟正常时向所述常规时钟无缝切换电路输出就绪标志信号。
进一步的，所述时钟丢失检测电路包括1个计时电路、1个计数电路、1个数字比较器、3个与门、1个或门、3个反相器和4个D触发器；
计数电路与数字比较器连接，计时电路分别与计数电路和数字比较器连接，数字比较器输出端与第一D触发器连接，第一D触发器连接、第二D触发器连接和第三D触发器级联，第2级D触发器的信号通过反相器与通过第三D触发器的信号相与输出下降沿采样信号，第三D触发器的信号通过反相器与通过第二D触发器的信号相与输出上升沿采样信号，第四D触发器输出信号与上升沿采样信号的反相信号相与，再与下降沿采样信号相或，接到第四D触发器输入端，构成一个输出信号由下降沿采样信号改变为高电平、由上升沿采样信号改变为低电平D触发器环路。
进一步的，所述常规时钟无缝切换电路的两个时钟的控制信号都取反后分别传输到另一个时钟控制信号路径起点。
进一步的，所述时钟丢失检测电路使用参考时钟计时，在计时的时间内使用待检测时钟计数，计时结束时将计数值与目标值进行比较，目标值设置为1，若计数值小于目标值，即计数值为0,认为计数电路没有时钟驱动，待检测时钟丢失。
进一步的，所述电路通过第二D触发器的信号通过反相器与通过第三D触发器的信号相与，得到就绪标志信号的下降沿采样信号，通过第三D触发器的信号通过反相器与通过第二D触发器的信号相与，得到就绪标志信号的上升沿采样信号。
进一步的，所述电路将第四D触发器输出信号与上升沿采样信号的反相信号相与，再与下降沿采样信号相或，接到第四D触发器输入端，构成一个输出信号由下降沿采样信号改变为高电平、由上升沿采样信号改变为低电平D触发器环路，环路输出丢失标志信号。
本发明的有益效果在于：
(1)本发明能够在当前时钟丢失的情况下，将无缝切换电路输出的时钟切换为另一个时钟，使得时钟电路可以同时支持时钟丢失自动切换功能，和正常工作情况下的时钟无缝切换功能。
(2)本发明两路时钟都分别以对方时钟作为参考时钟进行丢失检测，同时支持两路时钟的丢失自动切换。
(3)本发明使用时钟丢失检测电路，获得当前时钟丢失标志信号，使用时钟丢失标志信号参与时钟无缝切换的逻辑控制，保证时钟丢失自动切换以及时钟恢复后不发生时钟输出冲突。
附图说明
图1是本发明实施例提供的支持丢失自动切换的时钟无缝切换电路结构图；
图2是本发明实施例时钟丢失检测电路结构图。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。
基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
常见的时钟无缝切换电路需要两个时钟都正常工作，才能使选择信号控制可选时钟的开启关断，如果发生当前工作时钟丢失的情况，电路将无法切换到选用另一个时钟源，导致后续电路停止工作，因此如果可能存在时钟丢失的场景，则一般无法使用时钟无缝切换电路。
为了解决上述技术问题，提出了本发明一种支持丢失自动切换的时钟无缝切换电路的下述各个实施例。
参照图1，如图1所示是本实施例提供的一种支持丢失自动切换的时钟无缝切换电路结构图，该电路主要由2个时钟丢失检测电路、6个与门、3个或门、7个反相器和4个D触发器组成，其中，图中“o”表示反相器。
具体地，参照图2，如图2所示是本实施例时钟丢失检测电路结构图，该电路由1个计时电路、1个计数电路、1个数字比较、3个与门、1个或门、3个反相器、4个D触发器组成。
电路正常工作时，无时钟丢失，时钟丢失检测电路输出常为低电平，检测电路输出连接的或门以及取反后连接的与门从逻辑上可等效为导线，此时整个电路从逻辑上等效为常规的时钟无缝切换电路。
时钟选择信号通过反相器后，在第一与门和时钟b路径通过两个D触发器后的控制信号的反相信号相与，接着通过时钟a上升沿与下降沿分别驱动的两个D触发器，最后在第二与门处和时钟a相与，即时钟选择信号为低电平时，时钟a可以通过第二与门传输；同理，时钟选择信号直接在第三与门和时钟a路径通过两个D触发器后的控制信号的反相信号相与，接着通过时钟b上升沿与下降沿分别驱动的两个D触发器，最后在第四与门处和时钟b相与，即时钟选择信号为高电平时，时钟b可以通过第四与门传输，第二与门和第四与门输出相或，输出最终的时钟信号。由于两个时钟的控制信号都取反后分别传输到对方时钟控制信号路径起点的与门处，因此只有其中一个时钟控制信号为低电平，该时钟输出关断时，另一时钟的控制信号才会在之后变为高电平，从而错开两个时钟输出的时段；由于时钟控制信号分别依次经过对应时钟上升沿和下降沿驱动的D触发器，时钟控制信号的翻转一定会在时钟下降沿后一段时间内，从而保证时钟动态切换时不会产生毛刺。
时钟丢失检测电路工作原理为：使用参考时钟计时，在计时的时间内使用待检测时钟计数，计时结束时将计数值与目标值进行比较，目标值设置为1，若计数值小于目标值，即计数值为0，可认为计数电路没有时钟驱动，待检测时钟丢失，输出低电平，反之则认为待检测时钟正常工作，输出高电平，输出信号即待检测时钟就绪的标志信号，考虑到计数值是由待检测时钟产生，因此就绪标志信号在之后将通过3级由参考时钟驱动的D触发器级联电路做跨时钟域处理，通过第2级D触发器后已经可认为就绪标志信号稳定，第3级D触发器主要用于对就绪标志信号采样边沿使用。就绪标志信号通过第2级D触发器的信号通过反相器与通过第3级D触发器的信号相与，得到就绪标志信号的下降沿采样信号；就绪标志信号通过第3级D触发器的信号通过反相器与通过第2级D触发器的信号相与，得到就绪标志信号的上升沿采样信号。将第四D触发器输出信号与上升沿采样信号的反相信号相与，再与下降沿采样信号相或，接到第四D触发器输入端，构成一个输出信号由下降沿采样信号改变为高电平、由上升沿采样信号改变为低电平D触发器环路，将此环路输出用作时钟丢失标志信号，可避免直接使用就绪标志信号取反作为时钟丢失标志信号导致的电路复位撤离后到时钟就绪前的一段时间被判定为时钟丢失状态的错误情况。
发生当前工作时钟丢失情况时，无缝切换电路中的该时钟控制信号路径将直接停止工作，检测电路检测到该时钟丢失后，输出的时钟丢失标志信号变为高电平，使取反后相连的在该时钟控制信号路径上的与门输出变为低电平，使相连的在另一时钟控制信号路径上的或门输出变为高电平，逻辑上等效为时钟选择切换到另一时钟，从而开启另一时钟的输出。若之后丢失时钟恢复，时钟丢失标志信号需要等待检测电路计数后才会变为低电平，在此之前该时钟控制信号将保持低电平，避免直接输出与另一时钟输出产生冲突，检测电路计数的过程中，另一时钟控制信号的高电平也会将该时钟控制信号路径的两级D触发器输出变为低电平，等到时钟丢失标志信号变低后，整体电路重新等效为时钟无缝切换电路，若时钟选择信号保持不变，则将依照无缝切换流程重新切回该时钟输出。由于两路时钟都分别以对方时钟作为参考时钟进行丢失检测，因此本实施例提供的一种支持丢失自动切换的时钟无缝切换电路同时支持两路时钟的丢失自动切换。
本实施例提供的一种支持丢失自动切换的时钟无缝切换电路能够在当前时钟丢失的情况下，将无缝切换电路输出的时钟切换为另一个时钟，使得时钟电路可以同时支持时钟丢失自动切换功能，和正常工作情况下的时钟无缝切换功能。两路时钟都分别以对方时钟作为参考时钟进行丢失检测，同时支持两路时钟的丢失自动切换。使用时钟丢失检测电路，获得当前时钟丢失标志信号，使用时钟丢失标志信号参与时钟无缝切换的逻辑控制，保证时钟丢失自动切换以及时钟恢复后不发生时钟输出冲突。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
Claims (6)
1.一种支持丢失自动切换的时钟无缝切换电路，其特征在于，所述电路包括常规时钟无缝切换电路、第一时钟丢失检测电路和第二时钟丢失检测电路，所述第一时钟丢失检测电路以第二时钟作为参考时钟，所述第二时钟丢失检测电路以第一时钟作为参考时钟，所述第一时钟丢失检测电路和第二时钟丢失检测电路在所在时钟路径时钟丢失时向所述常规时钟无缝切换电路输出丢失标志信号，在时钟正常时向所述常规时钟无缝切换电路输出就绪标志信号。
2.如权利要求1所述的支持丢失自动切换的时钟无缝切换电路，其特征在于，所述时钟丢失检测电路包括1个计时电路、1个计数电路、1个数字比较器、3个与门、1个或门、3个反相器和4个D触发器；
计数电路与数字比较器连接，计时电路分别与计数电路和数字比较器连接，数字比较器输出端与第一D触发器连接，第一D触发器连接、第二D触发器连接和第三D触发器级联，第2级D触发器的信号通过反相器与通过第三D触发器的信号相与输出下降沿采样信号，第三D触发器的信号通过反相器与通过第二D触发器的信号相与输出上升沿采样信号，第四D触发器输出信号与上升沿采样信号的反相信号相与，再与下降沿采样信号相或，接到第四D触发器输入端，构成一个输出信号由下降沿采样信号改变为高电平、由上升沿采样信号改变为低电平D触发器环路。
3.如权利要求1所述的支持丢失自动切换的时钟无缝切换电路，其特征在于，所述常规时钟无缝切换电路的两个时钟的控制信号都取反后分别传输到另一个时钟控制信号路径起点。
4.如权利要求2所述的支持丢失自动切换的时钟无缝切换电路，其特征在于，所述时钟丢失检测电路使用参考时钟计时，在计时的时间内使用待检测时钟计数，计时结束时将计数值与目标值进行比较，目标值设置为1，若计数值小于目标值，即计数值为0,认为计数电路没有时钟驱动，待检测时钟丢失。
5.如权利要求2所述的支持丢失自动切换的时钟无缝切换电路，其特征在于，所述电路通过第二D触发器的信号通过反相器与通过第三D触发器的信号相与，得到就绪标志信号的下降沿采样信号，通过第三D触发器的信号通过反相器与通过第二D触发器的信号相与，得到就绪标志信号的上升沿采样信号。
6.如权利要求2所述的支持丢失自动切换的时钟无缝切换电路，其特征在于，所述电路将第四D触发器输出信号与上升沿采样信号的反相信号相与，再与下降沿采样信号相或，接到第四D触发器输入端，构成一个输出信号由下降沿采样信号改变为高电平、由上升沿采样信号改变为低电平D触发器环路，环路输出丢失标志信号。
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