JPS5938994A - 半導体メモリ駆動回路 - Google Patents
半導体メモリ駆動回路Info
- Publication number
- JPS5938994A JPS5938994A JP57147652A JP14765282A JPS5938994A JP S5938994 A JPS5938994 A JP S5938994A JP 57147652 A JP57147652 A JP 57147652A JP 14765282 A JP14765282 A JP 14765282A JP S5938994 A JPS5938994 A JP S5938994A
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- JP
- Japan
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- potential
- circuit
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- variance
- line
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- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、バイポーラ型メモリの駆動回路に関するもの
であり、特に駆動回路の出力電位の回路間ばらつきの低
減に関するものである。
であり、特に駆動回路の出力電位の回路間ばらつきの低
減に関するものである。
従来のバイポーラ型メモリの駆動回路を、第１図に示す
。ワード線Ｗ。からＷｎの中の１ワード線の選択は、例
えばトランジスタＱｘｏｏ からＱＸ１１２、抵抗Ｒ８
及び電流Ｉ ＣＸＯを流す電流源で構成するワード線駆
動回路で行なう。他のワード線にも同様なワード線駆動
回路が設けられている。
。ワード線Ｗ。からＷｎの中の１ワード線の選択は、例
えばトランジスタＱｘｏｏ からＱＸ１１２、抵抗Ｒ８
及び電流Ｉ ＣＸＯを流す電流源で構成するワード線駆
動回路で行なう。他のワード線にも同様なワード線駆動
回路が設けられている。
すなわちデコーダ出力でトランジスタＱ ｘｏｏとＱ
ｘｏｔ のベース電位をともに参照電圧ＶＢＩＩＸより
低電位にした時、ワード線Ｗ。が選択され、高電位にな
る。一方上記２ヶのトランジスタのベース電位のいずれ
かが参照電圧ＶＩＢＸより高電位になると、電流Ｉｃｘ
ｏは抵抗Ｒ８を流れ、ワード線Ｗｏの電位は、非選択を
位である低電位となる。
ｘｏｔ のベース電位をともに参照電圧ＶＢＩＩＸより
低電位にした時、ワード線Ｗ。が選択され、高電位にな
る。一方上記２ヶのトランジスタのベース電位のいずれ
かが参照電圧ＶＩＢＸより高電位になると、電流Ｉｃｘ
ｏは抵抗Ｒ８を流れ、ワード線Ｗｏの電位は、非選択を
位である低電位となる。
一方デイジツト線対り。からＤｎの選択もワード線の選
択同様に、ディジット駆動線Ｙ。からＹ。
択同様に、ディジット駆動線Ｙ。からＹ。
の中のひとつを高電位にして行なう。すなわち、ディジ
ット駆動線Ｙ。の電位が他のものより高電位になると、
トランジスタＱ。０とＱ。２から読み出し′電流ＩＲＯ
とＩＲＩが流れるようになるとともに、ディジット駆動
電流ＩｙはトランジスタＱ。１から流れ、節点Ｃ８を低
電位にし、ティジット線対り。が選択される。メモリー
（トルの、駆動回路は、この様にワード線駆動回路群と
ディジット線駆動回路群に大別されるが、４にピットの
メモリの場合両者ともに６４回路が必要になり、１６に
ビットの場合は、１２８回路が必要となる。この様に同
一回路数が高集積化する程増大し、ワード線駆動線間の
電位ばらつきは増大する。この電位ばらつきには、■ｃ
ｃの電位降下及び、ＶＩＥの電位時Ｆｌ’こよるＩｃｘ
の回路間ばらつきも含１れる。この様に従来回路に於い
ては、回路間のＢ３力電位ばらつきがあるため、回路の
動作余裕度にチップ内の位置依存性が生ずる危険があり
、これを防止するため回路設馴しよぴレイアウト設計が
複雑になる欠点を有していた。
ット駆動線Ｙ。の電位が他のものより高電位になると、
トランジスタＱ。０とＱ。２から読み出し′電流ＩＲＯ
とＩＲＩが流れるようになるとともに、ディジット駆動
電流ＩｙはトランジスタＱ。１から流れ、節点Ｃ８を低
電位にし、ティジット線対り。が選択される。メモリー
（トルの、駆動回路は、この様にワード線駆動回路群と
ディジット線駆動回路群に大別されるが、４にピットの
メモリの場合両者ともに６４回路が必要になり、１６に
ビットの場合は、１２８回路が必要となる。この様に同
一回路数が高集積化する程増大し、ワード線駆動線間の
電位ばらつきは増大する。この電位ばらつきには、■ｃ
ｃの電位降下及び、ＶＩＥの電位時Ｆｌ’こよるＩｃｘ
の回路間ばらつきも含１れる。この様に従来回路に於い
ては、回路間のＢ３力電位ばらつきがあるため、回路の
動作余裕度にチップ内の位置依存性が生ずる危険があり
、これを防止するため回路設馴しよぴレイアウト設計が
複雑になる欠点を有していた。
本発明の目的は、回路数増大に併う同種回路の出力電位
の回路間ばらつきを考慮した設酬の複雑さを回避すると
ともに、このばらつきに因り生ずる動作余裕度の低下を
防止した動作余裕度の広い安定なバイポーラメモリを提
供することにある。
の回路間ばらつきを考慮した設酬の複雑さを回避すると
ともに、このばらつきに因り生ずる動作余裕度の低下を
防止した動作余裕度の広い安定なバイポーラメモリを提
供することにある。
上記目的を達成するために、本発明は、メモリセルを構
成する駆動線にそれぞれ共通の定電圧源に一端が接続さ
れたレベルクランプ回路を接続したことをＩ＋ｆ命とす
る。
成する駆動線にそれぞれ共通の定電圧源に一端が接続さ
れたレベルクランプ回路を接続したことをＩ＋ｆ命とす
る。
以下、本発明の一実施例を第１図により説明する。この
例は、ソート線Ｗ。からＷｎの電位を、高電位（避択電
位）と低電位（非選択電位）ともにレベルクランプした
ものである。すなわち高電位は、ダイオードＤＩ。から
ＪＪｌｎで端子Ｖ’Ｈの電位を用いてＬ／ベルクラ／ブ
１゛る。タイオードの１１１方向電位をＶ １１１
とすれば、ワード線Ｗ。からＷｉの高′亀位は、端子Ｖ
ｎの電位よりＶｎｘｌ だけ高い電位にクランプされる
。一方低電位のクランプは、トランジスタＱｓｏからＱ
、ｔｎで端子ＶＬの電位を用いてレベルクランプｒる。
例は、ソート線Ｗ。からＷｎの電位を、高電位（避択電
位）と低電位（非選択電位）ともにレベルクランプした
ものである。すなわち高電位は、ダイオードＤＩ。から
ＪＪｌｎで端子Ｖ’Ｈの電位を用いてＬ／ベルクラ／ブ
１゛る。タイオードの１１１方向電位をＶ １１１
とすれば、ワード線Ｗ。からＷｉの高′亀位は、端子Ｖ
ｎの電位よりＶｎｘｌ だけ高い電位にクランプされる
。一方低電位のクランプは、トランジスタＱｓｏからＱ
、ｔｎで端子ＶＬの電位を用いてレベルクランプｒる。
トランジスタのペースエミッタ間１１一方向電圧をＶｎ
ｔ２ とすると、ワード線Ｗ。からＷ、の低電位は、端
子ＶＬの電位よりもＶＢｚだけ低い電位にクランプ回路
２る、すなわら端子Ｖａの電位をソート線の高電位の所
望の値よりＶ ＢＪだけ低い電位にし、端子ＶＬの電位
をワード線の低電位の所望の値よりＶＩＥ２だけ高い電
位に設定することによシ、ワード線電位は、高電位、低
電位ともにレベルクランプされる。仁のクランプ回路に
より、ワード線の高電位のばらつきは、ダイオードの順
方向電圧Ｖｍｚｌのばらつきのみで決まる様になり、更
に低電位のばらつきハ、トランジスタのペースエミッタ
順方向電圧ＶＢＩ２のばらつきのみで決まる様になる。
ｔ２ とすると、ワード線Ｗ。からＷ、の低電位は、端
子ＶＬの電位よりもＶＢｚだけ低い電位にクランプ回路
２る、すなわら端子Ｖａの電位をソート線の高電位の所
望の値よりＶ ＢＪだけ低い電位にし、端子ＶＬの電位
をワード線の低電位の所望の値よりＶＩＥ２だけ高い電
位に設定することによシ、ワード線電位は、高電位、低
電位ともにレベルクランプされる。仁のクランプ回路に
より、ワード線の高電位のばらつきは、ダイオードの順
方向電圧Ｖｍｚｌのばらつきのみで決まる様になり、更
に低電位のばらつきハ、トランジスタのペースエミッタ
順方向電圧ＶＢＩ２のばらつきのみで決まる様になる。
この様に本実例によれば、ワード線電位の回路間ばらつ
きは、ワード線駆動回路での電位ばらつきと無関係にな
る。一般にＬＳＩの内部電位のばらつきは抵抗値及び抵
抗比ばらつき依存性が大きいことから、本実施例によれ
ばワード線電位の回路間ばらつきの低減に効果がある。
きは、ワード線駆動回路での電位ばらつきと無関係にな
る。一般にＬＳＩの内部電位のばらつきは抵抗値及び抵
抗比ばらつき依存性が大きいことから、本実施例によれ
ばワード線電位の回路間ばらつきの低減に効果がある。
同一手法でディジット駆動信線Ｙ。からＹｎの電位をク
ランプする事がＢＪ能であり、ワード線電位と同様の効
果が得られる。
ランプする事がＢＪ能であり、ワード線電位と同様の効
果が得られる。
捷だワード線電位は一般に高電位より低電位の方がばら
つきが大きい事から、高電位クランプを省略し、低電位
のみのクランプで済ませても良くい。またワード線電位
のクランプとディジット駆動線電位のクランプの信用が
好搾しいことはいうまでもないが単独使用でもその効果
には変わりない。
つきが大きい事から、高電位クランプを省略し、低電位
のみのクランプで済ませても良くい。またワード線電位
のクランプとディジット駆動線電位のクランプの信用が
好搾しいことはいうまでもないが単独使用でもその効果
には変わりない。
第２図は、第１図の端子ｖＨへの電位供給回路の例であ
り、ダイオードＤ２ｏ及びトランジスタＱ２０で端子Ｖ
ｎへ電位を供給している。第３図は、端子ＶＬへの電位
供給回路の例であり、抵抗Ｆｔｘでの電位降下を第１図
に示すワード線駆動回路の抵抗ＲＸＯ〜Ｒ＋ ｘ ｎと
同一値になる様に、抵抗Ｒ，ｘを抵抗Ｒ）［０−Ｒｘ
”と、トランジスタＱ、をトランジスタＱＸＯｎ −Ｘ
ｎｌ と、電流Ｉｘを電流Ｉ ＣＸＩＩ〜Ｉｃｘｎ
と同一形状で形成する事にこの回路は特長がある。こう
することにより、トランジスタのＨＦ ＩＣ等がプロセ
ス条件によって変動しても、それ等を補償することが可
能である。ディジット駆動線Ｙ０〜Ｙｈの電位クランプ
も、この第３図に示す回路方式と同様の思懇で設定する
ことが望ましい。
り、ダイオードＤ２ｏ及びトランジスタＱ２０で端子Ｖ
ｎへ電位を供給している。第３図は、端子ＶＬへの電位
供給回路の例であり、抵抗Ｆｔｘでの電位降下を第１図
に示すワード線駆動回路の抵抗ＲＸＯ〜Ｒ＋ ｘ ｎと
同一値になる様に、抵抗Ｒ，ｘを抵抗Ｒ）［０−Ｒｘ
”と、トランジスタＱ、をトランジスタＱＸＯｎ −Ｘ
ｎｌ と、電流Ｉｘを電流Ｉ ＣＸＩＩ〜Ｉｃｘｎ
と同一形状で形成する事にこの回路は特長がある。こう
することにより、トランジスタのＨＦ ＩＣ等がプロセ
ス条件によって変動しても、それ等を補償することが可
能である。ディジット駆動線Ｙ０〜Ｙｈの電位クランプ
も、この第３図に示す回路方式と同様の思懇で設定する
ことが望ましい。
第４図は、第１図の端子Ｖｂへの電位供給回路の別の例
であり、ワード線Ｗ。−Ｗｎの低電位（ｒｉ、選択され
たメモリセル電位より低く設定する必要があることに基
づいている。すなわら、抵抗Ｒ４゜とダイオード４０は
、第１図のメモリセルと同一形状で形成し、電流Ｉ４０
は、読み出し電流Ｉ ＋１０とＩＲＩに同じになる様に
設定した点に特長ある。
であり、ワード線Ｗ。−Ｗｎの低電位（ｒｉ、選択され
たメモリセル電位より低く設定する必要があることに基
づいている。すなわら、抵抗Ｒ４゜とダイオード４０は
、第１図のメモリセルと同一形状で形成し、電流Ｉ４０
は、読み出し電流Ｉ ＋１０とＩＲＩに同じになる様に
設定した点に特長ある。
又駆動回路形式が異なっても、又メモリセル形式が異っ
ても本発明と同一思想で設計する事は可能である。
ても本発明と同一思想で設計する事は可能である。
本発明によｔｌば、メモリセルアレーの駆動電位である
、ワード線の電位及びディジット駆動線の電位ばらつき
を低減できるので、電位ばらつきに起因する動作余裕度
の減少を防止し、動作余裕度の広いバイポーラメモリを
得る効果がある。更に電位ばらつきに起因する設計の複
雑さを回避できる効果もある。
、ワード線の電位及びディジット駆動線の電位ばらつき
を低減できるので、電位ばらつきに起因する動作余裕度
の減少を防止し、動作余裕度の広いバイポーラメモリを
得る効果がある。更に電位ばらつきに起因する設計の複
雑さを回避できる効果もある。
第１図は、本発明の実施例のバイポーラメモリであり、
とくに破線内は本発明により従来の回路に迫力０を扛だ
部を示す。第２図は１．４子ＶＨへの電位供給回路図、
第３図及び第４図はそれぞれ端子ＶＬへの電位供給回路
の回路図である。 Ｑｘｏｏ〜Ｑｘ’ｂ ＋ Ｑｘｎｔ 〜Ｑｘ”＋ ｌ
ＱＸＱ２〜Ｑ！”２ ｒ Ｑｏｏ−Ｑａ２Ｊ Ｑ ”ｏ
−Ｑ、 ”２１ Ｑ＋ｎ 〜Ｑｌｎ ・・・トラン
ジスタ、Ｗｏ−ＶＶｎ・・・ワード線、Ｙ、−Ｙｎ・・
・ティジット駆動線、Ｄ、ｏ〜］Ｊｔｎ・・・ダイオー
ド、ＩｃｘＯ〜Ｉｃｘｎ・・・ワード線駆動回路の駆動
電流、■ｃＹｏ 〜Ｉｃｙｎ・・・ティジット線駆動回
路の駆動電流、ＶＩＥ・・・電源電圧供給端子、ＶＨ・
・・高電位タランプ用の電位供給回路、ＶＬ・・・低電
ｙ Ｉ 図 第４回
とくに破線内は本発明により従来の回路に迫力０を扛だ
部を示す。第２図は１．４子ＶＨへの電位供給回路図、
第３図及び第４図はそれぞれ端子ＶＬへの電位供給回路
の回路図である。 Ｑｘｏｏ〜Ｑｘ’ｂ ＋ Ｑｘｎｔ 〜Ｑｘ”＋ ｌ
ＱＸＱ２〜Ｑ！”２ ｒ Ｑｏｏ−Ｑａ２Ｊ Ｑ ”ｏ
−Ｑ、 ”２１ Ｑ＋ｎ 〜Ｑｌｎ ・・・トラン
ジスタ、Ｗｏ−ＶＶｎ・・・ワード線、Ｙ、−Ｙｎ・・
・ティジット駆動線、Ｄ、ｏ〜］Ｊｔｎ・・・ダイオー
ド、ＩｃｘＯ〜Ｉｃｘｎ・・・ワード線駆動回路の駆動
電流、■ｃＹｏ 〜Ｉｃｙｎ・・・ティジット線駆動回
路の駆動電流、ＶＩＥ・・・電源電圧供給端子、ＶＨ・
・・高電位タランプ用の電位供給回路、ＶＬ・・・低電
ｙ Ｉ 図 第４回
Claims (1)
- １、 メモリセルアレーを同一回路形式で構成した駆動
回路に於いて、各駆動線にダイオード又はトランジスタ
を接続し、ダイオードのカソード又はトランジスタのベ
ースを共通に接続し、この共通接続点に所定の電位を加
えることによシ、各駆動線の電位が前記共通接続点の電
位に対応した電位にクランプされる事を特徴とした半導
体メモリ駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57147652A JPS5938994A (ja) | 1982-08-27 | 1982-08-27 | 半導体メモリ駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57147652A JPS5938994A (ja) | 1982-08-27 | 1982-08-27 | 半導体メモリ駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5938994A true JPS5938994A (ja) | 1984-03-03 |
Family
ID=15435187
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57147652A Pending JPS5938994A (ja) | 1982-08-27 | 1982-08-27 | 半導体メモリ駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5938994A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6080195A (ja) * | 1983-10-07 | 1985-05-08 | Fujitsu Ltd | 半導体記憶装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54106137A (en) * | 1978-02-08 | 1979-08-20 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor memory device |
| JPS5788591A (en) * | 1980-11-21 | 1982-06-02 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor storage circuit device |
-
1982
- 1982-08-27 JP JP57147652A patent/JPS5938994A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54106137A (en) * | 1978-02-08 | 1979-08-20 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor memory device |
| JPS5788591A (en) * | 1980-11-21 | 1982-06-02 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor storage circuit device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6080195A (ja) * | 1983-10-07 | 1985-05-08 | Fujitsu Ltd | 半導体記憶装置 |
| JPH0318273B2 (ja) * | 1983-10-07 | 1991-03-12 | Fujitsu Ltd |
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