JPS5935056B2 - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
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- JPS5935056B2 JPS5935056B2 JP49136672A JP13667274A JPS5935056B2 JP S5935056 B2 JPS5935056 B2 JP S5935056B2 JP 49136672 A JP49136672 A JP 49136672A JP 13667274 A JP13667274 A JP 13667274A JP S5935056 B2 JPS5935056 B2 JP S5935056B2
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- data
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/226—Microinstruction function, e.g. input/output microinstruction; diagnostic microinstruction; microinstruction format
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/44—Arrangements for executing specific programs
- G06F9/455—Emulation; Interpretation; Software simulation, e.g. virtualisation or emulation of application or operating system execution engines
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Description
【発明の詳細な説明】
本発明はデータ処理装置特に同一のデータ処理装置にお
いて形式の異つたインストラクシヨン(命+)を能率的
に処理する装置に係る。
いて形式の異つたインストラクシヨン(命+)を能率的
に処理する装置に係る。
3別のデータ処理装置と競う能力をもつデータ処理装置
では、その2つの装置の構造の相異に関する問題に常に
出合う。
では、その2つの装置の構造の相異に関する問題に常に
出合う。
例えば、競争された1方の装置は1バイト文字操作適応
装置であり、一方競争する方の装置は複合バイト又は語
操作適応装置である。さらに各種のバイト演算数につい
ては、その長さは競争された装置においては演算数の最
終バイトにおけるフラツグビツトによつて指定され、又
競争する方の装置においては演算数の各バイトが処理さ
れることに減分される計数によつて指定される。通常は
この問題を解決するいくつかの方法がある。例えばその
ひとつは指定された機能を遂行するための装置内のいか
なる追加のハードウエアもなしにソフトウエア又はフア
ームウエアを利用している。この解決法は有用であるが
装置の性能を損う。何故ならば例えば必要とされるマス
キング操作においては過剰な実行時間がかかるからであ
る。別の解決法としてはフアームウエアと同様にハード
ウエアによつてエミユレーシヨンを施行するものがある
。これから説明するエミユレーシヨンシステムにおける
ハードウエア及びフアームウエアの実施は、エミユレー
シヨンを行う装置の動作仕様の範囲内で模倣された装置
の機能を遂行する、エミユレーシヨン装置と呼ばれるハ
ードウエア装置を、例えばデータ処理装置へ追加するこ
とである。
装置であり、一方競争する方の装置は複合バイト又は語
操作適応装置である。さらに各種のバイト演算数につい
ては、その長さは競争された装置においては演算数の最
終バイトにおけるフラツグビツトによつて指定され、又
競争する方の装置においては演算数の各バイトが処理さ
れることに減分される計数によつて指定される。通常は
この問題を解決するいくつかの方法がある。例えばその
ひとつは指定された機能を遂行するための装置内のいか
なる追加のハードウエアもなしにソフトウエア又はフア
ームウエアを利用している。この解決法は有用であるが
装置の性能を損う。何故ならば例えば必要とされるマス
キング操作においては過剰な実行時間がかかるからであ
る。別の解決法としてはフアームウエアと同様にハード
ウエアによつてエミユレーシヨンを施行するものがある
。これから説明するエミユレーシヨンシステムにおける
ハードウエア及びフアームウエアの実施は、エミユレー
シヨンを行う装置の動作仕様の範囲内で模倣された装置
の機能を遂行する、エミユレーシヨン装置と呼ばれるハ
ードウエア装置を、例えばデータ処理装置へ追加するこ
とである。
このようなエミユレーシヨンを提供するこの要求は例え
ば本発明においてデータ処理装置が競争されるべき装置
とは異つた構造を含んでいることにより増大する。従つ
てエミユレーシヨンを行う装置の機能を妨げることなく
、インストラクシヨンコードを適用して効率のよいスイ
ツチング手段を提供し、エミユレーシヨン装置とデータ
処理装置の演算論理装置との間の実行過程の切換えの過
程において装置全体の操作速度を極度に損つてはならな
い。
ば本発明においてデータ処理装置が競争されるべき装置
とは異つた構造を含んでいることにより増大する。従つ
てエミユレーシヨンを行う装置の機能を妨げることなく
、インストラクシヨンコードを適用して効率のよいスイ
ツチング手段を提供し、エミユレーシヨン装置とデータ
処理装置の演算論理装置との間の実行過程の切換えの過
程において装置全体の操作速度を極度に損つてはならな
い。
従つて本発明の目的はデータ処理装置においてその本来
の操作方法及びその非本来の操作方法とを切換えるため
の改善されたスイツチング機構を提供することである。
さらに本発明の目的はデータ処理装置に結合された演算
論理装置又はエミユレーシヨン装置のいず゛れにおいて
もインストラクシヨンの実行を可能化させる有効なスイ
ツチング手段を備えるデータ処理装置を提供することで
ある。
の操作方法及びその非本来の操作方法とを切換えるため
の改善されたスイツチング機構を提供することである。
さらに本発明の目的はデータ処理装置に結合された演算
論理装置又はエミユレーシヨン装置のいず゛れにおいて
もインストラクシヨンの実行を可能化させる有効なスイ
ツチング手段を備えるデータ処理装置を提供することで
ある。
本発明の目的は、制御記憶装置、演算論理装置及びエミ
ユレーシヨン装置に結合した共通のバスを持つデータ処
理装置におけるマイクロプログラムスイツチを提供する
ことによつて達成される。
ユレーシヨン装置に結合した共通のバスを持つデータ処
理装置におけるマイクロプログラムスイツチを提供する
ことによつて達成される。
データ処理装置はデータ管理装置、スクラツチパツドメ
モリ及びアドレス制御装置を備える。マイクロプログラ
ムスイツチ手段は制御記憶装置に含まれ又これと結合さ
れる。制御記憶装置は制御記憶装置ユニツトにおける制
御記憶置列に含まれたマイクロプログラムインストラク
シヨンを復合化してエミユレーシヨン装置がインストラ
クシヨンのコードを翻訳し、そして所定の操作を遂行す
るかどうか、を又演算論理装置がこのコードを翻訳して
同コードによつて定められた操作を遂行するかどうかを
示す。マイクロプログラムスイツチは制御記憶装置のマ
イクロプログラムインストラクシヨンによつてEMUを
可能化すべくセツトでき又ALUを可能化すべくりセツ
トできる。第1図を参照すると、本発明のデータ処理装
置が図示されている。
モリ及びアドレス制御装置を備える。マイクロプログラ
ムスイツチ手段は制御記憶装置に含まれ又これと結合さ
れる。制御記憶装置は制御記憶装置ユニツトにおける制
御記憶置列に含まれたマイクロプログラムインストラク
シヨンを復合化してエミユレーシヨン装置がインストラ
クシヨンのコードを翻訳し、そして所定の操作を遂行す
るかどうか、を又演算論理装置がこのコードを翻訳して
同コードによつて定められた操作を遂行するかどうかを
示す。マイクロプログラムスイツチは制御記憶装置のマ
イクロプログラムインストラクシヨンによつてEMUを
可能化すべくセツトでき又ALUを可能化すべくりセツ
トできる。第1図を参照すると、本発明のデータ処理装
置が図示されている。
このシステムは32ビツトのデータバス1500及び3
2ビツトの読取専用記憶装置(ROS)データ制御バス
1502を備え、その各々は第1図及び2図に示される
ように種々な装置に結合されている。本発明における第
1の利点は制御記憶装置130、演算論理装置(ALU
)1317及びエミユレーシヨン装置(EMU)131
6である。又本データ処理装置には特開昭50−117
334号公報に詳細を説明されているアドレス制御装置
(ACU)1319、データ管理装置(DMU)132
1及びスクラツチパツドメモリ(SPU)1315が含
まれる。一般的には、アドレス制御装置1319はAL
Ul3l7、DMUl32l及び制御記憶装置130と
バス1500を介して連絡し又境界を接している。
2ビツトの読取専用記憶装置(ROS)データ制御バス
1502を備え、その各々は第1図及び2図に示される
ように種々な装置に結合されている。本発明における第
1の利点は制御記憶装置130、演算論理装置(ALU
)1317及びエミユレーシヨン装置(EMU)131
6である。又本データ処理装置には特開昭50−117
334号公報に詳細を説明されているアドレス制御装置
(ACU)1319、データ管理装置(DMU)132
1及びスクラツチパツドメモリ(SPU)1315が含
まれる。一般的には、アドレス制御装置1319はAL
Ul3l7、DMUl32l及び制御記憶装置130と
バス1500を介して連絡し又境界を接している。
ACUl3l9は中央プロセツシング装置における全て
のアドレスの進展に応答できる。中央プロセツシング装
置への、又同装置からのそして同装置内での転送を含む
ACUの全ての操作は制御記憶装置のマイクロ操作ロジ
ツクによつて指令される。DMUl32lは一般的に中
央プロセツシング装置と本発明のデータ処理装置に結合
した主メモリ(図示されず)との間にインターフエース
を提供する。データ管理装置1321はどの装置がその
他の装置から要求される情報を持つているかを識別しそ
してその情報を適当な時間に中央プロセツシング装置へ
転送する。スクラツチパツドメモリ1315は典形的に
は必要な選択に加えて1場所あたり32ビツトの356
個の記憶場所から成り、そして中央プロセツシング装置
の制御及び保守情報を記憶するために使用される。さら
にスクラツチパツドメモリ1315は基本的にはデータ
の操作中に演算数や部分的演算結果を一時的に記憶する
ために使用される作用記憶場所を含む。制御記憶装置1
30は第5及び6図に詳細を示すように制御記憶装置(
CSU)1301、を備え又読取専用メモリを備え、そ
してさらに読取3/書込等速読取専用記憶装置を制御記
憶装置130内に備れる。
のアドレスの進展に応答できる。中央プロセツシング装
置への、又同装置からのそして同装置内での転送を含む
ACUの全ての操作は制御記憶装置のマイクロ操作ロジ
ツクによつて指令される。DMUl32lは一般的に中
央プロセツシング装置と本発明のデータ処理装置に結合
した主メモリ(図示されず)との間にインターフエース
を提供する。データ管理装置1321はどの装置がその
他の装置から要求される情報を持つているかを識別しそ
してその情報を適当な時間に中央プロセツシング装置へ
転送する。スクラツチパツドメモリ1315は典形的に
は必要な選択に加えて1場所あたり32ビツトの356
個の記憶場所から成り、そして中央プロセツシング装置
の制御及び保守情報を記憶するために使用される。さら
にスクラツチパツドメモリ1315は基本的にはデータ
の操作中に演算数や部分的演算結果を一時的に記憶する
ために使用される作用記憶場所を含む。制御記憶装置1
30は第5及び6図に詳細を示すように制御記憶装置(
CSU)1301、を備え又読取専用メモリを備え、そ
してさらに読取3/書込等速読取専用記憶装置を制御記
憶装置130内に備れる。
機能装置の各々はそわに割当てられた制御記憶装置の語
の数ビツトのマイクロ操作命令を一定数持つており、又
この形態に応じて別の制御機能が生じる。本発明の基本
的なデータ処理装置はエミユレーシヨン装置の必要性が
オプシヨンであるように設計されている。この基本的な
システムでは、マイクロインストラクシヨンの各ビツト
は特定の装置に割当てられており、そして各種の装置の
操作を制御するために使用される。従つて、インストラ
タシヨンにおけるこれ等のビツトのあるものはエミユレ
ーシヨン装置を操作するために分有されなければならな
い。典形的には、エミユレーシヨン装置1316は基本
的にはその演算及びロジツク関連機能の全てを自らの演
算装置1390の内に提供する。従つて本発明はEMU
l3l6によつてALUに割当られたビツトの共有を意
図してこれ等の装置のうちのひとつの操作を制御する。
従つて、EMUl3l6はACU,DMU,CS(制御
記憶装置130)及びSPUと境界を接しそして又同時
にこれ等の装置の機能を利用する。
の数ビツトのマイクロ操作命令を一定数持つており、又
この形態に応じて別の制御機能が生じる。本発明の基本
的なデータ処理装置はエミユレーシヨン装置の必要性が
オプシヨンであるように設計されている。この基本的な
システムでは、マイクロインストラクシヨンの各ビツト
は特定の装置に割当てられており、そして各種の装置の
操作を制御するために使用される。従つて、インストラ
タシヨンにおけるこれ等のビツトのあるものはエミユレ
ーシヨン装置を操作するために分有されなければならな
い。典形的には、エミユレーシヨン装置1316は基本
的にはその演算及びロジツク関連機能の全てを自らの演
算装置1390の内に提供する。従つて本発明はEMU
l3l6によつてALUに割当られたビツトの共有を意
図してこれ等の装置のうちのひとつの操作を制御する。
従つて、EMUl3l6はACU,DMU,CS(制御
記憶装置130)及びSPUと境界を接しそして又同時
にこれ等の装置の機能を利用する。
しかしEMUl3l6が操作している場合には、ALU
l3l7は作動せず又この逆である。ALUとEMUと
の間の逆スイツチング及び順スイツチングを行い生じた
インストラクシヨンに応じてこれ等の装置の各々の特性
を利用するためには、マイクロプログラムスイツチを利
用しそして基本的には第2図に示すように制御記憶装置
130を装備する。第2図には本発明の装置の詳細がさ
らに示されている。
l3l7は作動せず又この逆である。ALUとEMUと
の間の逆スイツチング及び順スイツチングを行い生じた
インストラクシヨンに応じてこれ等の装置の各々の特性
を利用するためには、マイクロプログラムスイツチを利
用しそして基本的には第2図に示すように制御記憶装置
130を装備する。第2図には本発明の装置の詳細がさ
らに示されている。
特に第2図にはALUl3l7、EMUl3l6及び制
御記憶装置130に結合したデータバス1500と制御
バス1502が示されている。制御記憶装置130はそ
のマイクロ操作の副命令フイールドがプロツク1506
として示されている複数の制御記憶語を記憶するために
開始される制御記憶配列1333を含んでいる。制御記
憶語の構造の詳細について次に第6図と関連させて説明
するが、この説明の目的のために、副命令マイクロ操作
フイールドは蝮数のサブフイールドを含むように示され
、この複数のサブフイールドのうちのあるものはオプコ
ードサブフイールドでありその他はオプコードサブフイ
ールドがALUl3l7又はEMUl3l6の機能を制
御するかどうかを示す制御ビツトを含む。オプコードサ
ブフイールドはバス1502と結合されて制御ビツトラ
イン1600上に示されるようにレジスタ又はフリツプ
フロツプ1510の状態に応じてALUl3l7又はE
MUl3l6によつて受けられる。
御記憶装置130に結合したデータバス1500と制御
バス1502が示されている。制御記憶装置130はそ
のマイクロ操作の副命令フイールドがプロツク1506
として示されている複数の制御記憶語を記憶するために
開始される制御記憶配列1333を含んでいる。制御記
憶語の構造の詳細について次に第6図と関連させて説明
するが、この説明の目的のために、副命令マイクロ操作
フイールドは蝮数のサブフイールドを含むように示され
、この複数のサブフイールドのうちのあるものはオプコ
ードサブフイールドでありその他はオプコードサブフイ
ールドがALUl3l7又はEMUl3l6の機能を制
御するかどうかを示す制御ビツトを含む。オプコードサ
ブフイールドはバス1502と結合されて制御ビツトラ
イン1600上に示されるようにレジスタ又はフリツプ
フロツプ1510の状態に応じてALUl3l7又はE
MUl3l6によつて受けられる。
フリツプフロツプ1510がりセツトされると、2進ゼ
ロの状態がライン1600上に在存し、そしてALUl
3l7はバス1502におけるオプコードに応答する。
フリップフロツプ1510がセツトされると、2進数1
の状態がライン1600上に現れ、そしてEMUl3l
6がバス1502上にオプコードに応答する。フリツプ
フロツプ1510のセツト又はりセツトは副命令マイク
ロ操作フイールド1506の制御ビツトサブフイールド
に応答してデコーダ1508によつて制御される。フリ
ツプフロツプ1510の状態を制御するために使用され
る2本のデコーダ1508の出力ラインに加えて、デコ
ーダ1508はさらに、制御ビツトの組合わせに応答し
て制御記憶装置130を制御するために内部操作を制御
するためにデコーダ信号を発する。制御記憶語が制御記
憶装置130においてアドレスされると、制御ビツトラ
イン1600は2進ゼロ又は2進数1の状態のいずれか
へセツトされる。
ロの状態がライン1600上に在存し、そしてALUl
3l7はバス1502におけるオプコードに応答する。
フリップフロツプ1510がセツトされると、2進数1
の状態がライン1600上に現れ、そしてEMUl3l
6がバス1502上にオプコードに応答する。フリツプ
フロツプ1510のセツト又はりセツトは副命令マイク
ロ操作フイールド1506の制御ビツトサブフイールド
に応答してデコーダ1508によつて制御される。フリ
ツプフロツプ1510の状態を制御するために使用され
る2本のデコーダ1508の出力ラインに加えて、デコ
ーダ1508はさらに、制御ビツトの組合わせに応答し
て制御記憶装置130を制御するために内部操作を制御
するためにデコーダ信号を発する。制御記憶語が制御記
憶装置130においてアドレスされると、制御ビツトラ
イン1600は2進ゼロ又は2進数1の状態のいずれか
へセツトされる。
ライン1600が2進ゼロの状態を有する場合には、A
LUl3l7のゲート1602,1604及び1606
は可能化されてバス1502上のオプコードをオプコー
ドレジスタ1608へ通過させ又データレジスタ161
0の内容をデータバス1500へ通過させ、又バス15
00上のデータをレジスタ1610へ通過させる。レジ
スタ1610の内容はALUl3l7における演算操作
によつて形成されるか又は例えばバス1500からAL
Ul3llに含まれる各種演算数レジスタへの演算数と
して提供される。レジスタ1608におけるオプコード
はデコーダ1612によつて復号化されて制御信号を発
生し受信したオプコードに応じて装置の適当な機能を提
供する。同様にして、符号変換器1650によつて2進
ゼロの状態に変換されるようにライン1600上の2進
数1の状態はゲート1702,1704及び1706を
可能化すべく使用されALUl3l7のための上述した
操作をEMUl3l6におけるレジスタ1708及び1
710及びデコーダ1712によつて可能にさせる。従
つて第2図に示したように装置130,1316及び1
317を経て分散されたマイクロプログラムスイツチは
制御記憶語のマイクロ操作副命令フイールドのサブフイ
ールドにおける制御ビツトに応答する。
LUl3l7のゲート1602,1604及び1606
は可能化されてバス1502上のオプコードをオプコー
ドレジスタ1608へ通過させ又データレジスタ161
0の内容をデータバス1500へ通過させ、又バス15
00上のデータをレジスタ1610へ通過させる。レジ
スタ1610の内容はALUl3l7における演算操作
によつて形成されるか又は例えばバス1500からAL
Ul3llに含まれる各種演算数レジスタへの演算数と
して提供される。レジスタ1608におけるオプコード
はデコーダ1612によつて復号化されて制御信号を発
生し受信したオプコードに応じて装置の適当な機能を提
供する。同様にして、符号変換器1650によつて2進
ゼロの状態に変換されるようにライン1600上の2進
数1の状態はゲート1702,1704及び1706を
可能化すべく使用されALUl3l7のための上述した
操作をEMUl3l6におけるレジスタ1708及び1
710及びデコーダ1712によつて可能にさせる。従
つて第2図に示したように装置130,1316及び1
317を経て分散されたマイクロプログラムスイツチは
制御記憶語のマイクロ操作副命令フイールドのサブフイ
ールドにおける制御ビツトに応答する。
制御ビツトライン1600の2進ゼロ状態は従つてバス
1500から又はバス1500へデータを転送するよう
にALUl3l7を可能化する。制御ビツトラインが2
進数1の状態にある場合には、EMUl3l6はバス1
500へデータを送るか又は同バスからデータを送るよ
うに可能化される。同様にしてオプコードはバス150
2を介してALUl3l7又はEMUl3l6のいずれ
かによつて受けられる。インストラクシヨンの詳細の形
式すなわち制御記憶装置130における制御記憶語13
25を示す第6図と関連して明らかにされるように、こ
のような制御記憶語はALU及びEMUの操作モードの
間に分岐又は逆スイツチ及び順スイツチするように配向
又は形態づけられる。第3図かられかるように、5個の
連続する制御記憶語a−eについて5個のマイクロ操作
副命令サブフイールドが示されている。
1500から又はバス1500へデータを転送するよう
にALUl3l7を可能化する。制御ビツトラインが2
進数1の状態にある場合には、EMUl3l6はバス1
500へデータを送るか又は同バスからデータを送るよ
うに可能化される。同様にしてオプコードはバス150
2を介してALUl3l7又はEMUl3l6のいずれ
かによつて受けられる。インストラクシヨンの詳細の形
式すなわち制御記憶装置130における制御記憶語13
25を示す第6図と関連して明らかにされるように、こ
のような制御記憶語はALU及びEMUの操作モードの
間に分岐又は逆スイツチ及び順スイツチするように配向
又は形態づけられる。第3図かられかるように、5個の
連続する制御記憶語a−eについて5個のマイクロ操作
副命令サブフイールドが示されている。
これ等5個のサブフイールドのうちのひとつはオプコー
ドを示し又別のサブフイールドはALUの操作又はEM
Uの操作から変化があるかどうかを示す。その他の3つ
のサブフイールドは後に詳しく述べるような装置におい
て結合された他の機能装置についての制御を提供するた
めに用いられる。第3図の説明においては、制御記憶語
aの実行の前に、レジスタ1510が2進ゼロと等しい
内容を持つている場合には、エミユレーシヨン装置では
何の操作も行なわれずそしてこの場合、ALUl3l7
はオプコードインストラクシヨンに従つて操作し、オプ
コードインストラクシヨンは例えばバス1500から累
算レジスタ及びALUl3l7の演算数レジスタの両方
へのデータの転送を示す語aについて含まれる。次のイ
ンストラクシヨンでは、制御ビツトである語b(単に2
進数1として図示される)は次のインストラクシヨンが
EMUの操作を制御することを示す。このためレジスタ
1510は語bの実行時に2進数1の状態にセツトされ
る。語Cとして示されるインストラクシヨンの時に、E
MUはそのレジスタのひとつにおけるバス1500から
データを受ける。同様に、次のインストラクシヨン、語
dはEMUl3l6における2つのレジスタEPLとE
RRの内容の2進数の追加の結果がバス1500へ転送
されることを示す。制御ビツトが変化しないのでこの操
作はEMUl3l6に維持される。サブフイールドの星
印はそのサブフイールドが他の操作を制御するために使
用され得ることを示している。従つて制御ビツトが配置
されているサブフイールドはALUl3l7とEMUl
3l6との間の操作におけるスイツチが示される必要の
ない時、制御記憶装置130におけるその他の操作を制
御するために使用される。次のインストラクシヨン、語
eの間、EMUは操作において残される。しかし制御ビ
ツトのサブフイールドは例として(2進数60”の指示
によつて)次のインストラクシヨンがALUl3l7に
おいて操作されることを示す。このため、語eの実行時
に、レジスタ又はフリツプフロツプ150は休止して2
進数ゼロをライン1600上に示す。従つて、次の語の
オプコードはALUl3l7を制御するために使用され
る。このようにして、ALUl3l7又はEMUl3l
6において最も良く処理されるインストラクシヨン又は
データはマイクロスイツチと呼ばれる装置の操作又は状
態に応じて上記の装置で行なわれるように処理され、与
えられた命令又は制御記憶語を実行するのに必要とされ
る時間を増すことによつて本装置の性能を向上させる。
第4図、第5図及び第6図を参照すると、制御装置の詳
細が示されている。
ドを示し又別のサブフイールドはALUの操作又はEM
Uの操作から変化があるかどうかを示す。その他の3つ
のサブフイールドは後に詳しく述べるような装置におい
て結合された他の機能装置についての制御を提供するた
めに用いられる。第3図の説明においては、制御記憶語
aの実行の前に、レジスタ1510が2進ゼロと等しい
内容を持つている場合には、エミユレーシヨン装置では
何の操作も行なわれずそしてこの場合、ALUl3l7
はオプコードインストラクシヨンに従つて操作し、オプ
コードインストラクシヨンは例えばバス1500から累
算レジスタ及びALUl3l7の演算数レジスタの両方
へのデータの転送を示す語aについて含まれる。次のイ
ンストラクシヨンでは、制御ビツトである語b(単に2
進数1として図示される)は次のインストラクシヨンが
EMUの操作を制御することを示す。このためレジスタ
1510は語bの実行時に2進数1の状態にセツトされ
る。語Cとして示されるインストラクシヨンの時に、E
MUはそのレジスタのひとつにおけるバス1500から
データを受ける。同様に、次のインストラクシヨン、語
dはEMUl3l6における2つのレジスタEPLとE
RRの内容の2進数の追加の結果がバス1500へ転送
されることを示す。制御ビツトが変化しないのでこの操
作はEMUl3l6に維持される。サブフイールドの星
印はそのサブフイールドが他の操作を制御するために使
用され得ることを示している。従つて制御ビツトが配置
されているサブフイールドはALUl3l7とEMUl
3l6との間の操作におけるスイツチが示される必要の
ない時、制御記憶装置130におけるその他の操作を制
御するために使用される。次のインストラクシヨン、語
eの間、EMUは操作において残される。しかし制御ビ
ツトのサブフイールドは例として(2進数60”の指示
によつて)次のインストラクシヨンがALUl3l7に
おいて操作されることを示す。このため、語eの実行時
に、レジスタ又はフリツプフロツプ150は休止して2
進数ゼロをライン1600上に示す。従つて、次の語の
オプコードはALUl3l7を制御するために使用され
る。このようにして、ALUl3l7又はEMUl3l
6において最も良く処理されるインストラクシヨン又は
データはマイクロスイツチと呼ばれる装置の操作又は状
態に応じて上記の装置で行なわれるように処理され、与
えられた命令又は制御記憶語を実行するのに必要とされ
る時間を増すことによつて本装置の性能を向上させる。
第4図、第5図及び第6図を参照すると、制御装置の詳
細が示されている。
制御装置はここでは中央プロセツシング装置(CPU)
と分離して示されているが、実際にはCUPの1部であ
り制御記憶装置CSUl3Ol、制御記憶インターフエ
ースアダプタCIAl3O2及び附属サブルーチン、制
御記憶ローダCSLl3O3及び制御及び負荷装置CL
Ul3O4から構成される。制御記憶装置CSUl3O
lは制御及び負荷装置CLUl3O4及び制御記憶イン
ターフエースアダプタCIAl3O2を介して制御記憶
ローダCSLl3O3からマイクロインストラクシヨン
を受ける。
と分離して示されているが、実際にはCUPの1部であ
り制御記憶装置CSUl3Ol、制御記憶インターフエ
ースアダプタCIAl3O2及び附属サブルーチン、制
御記憶ローダCSLl3O3及び制御及び負荷装置CL
Ul3O4から構成される。制御記憶装置CSUl3O
lは制御及び負荷装置CLUl3O4及び制御記憶イン
ターフエースアダプタCIAl3O2を介して制御記憶
ローダCSLl3O3からマイクロインストラクシヨン
を受ける。
正常は操作条件下では、マイクロプログラムがシステム
イニシヤライゼーシヨンの間、外部のソースからロード
されそして機械の永久制御機能になる。しかしながら制
御記憶装置CSUl3Olは再ロードされ又各種の中央
プロセツシング装置CPUl3O6の操作モードを提供
する方法でイニシヤライズされる能力を持つ。CPUの
以下の操作モードはCSUl3Olの制御下にて可能と
なる、すなわち(a)本来のモード、(b)エミユレー
シヨンモード(非本来のモード)、(c)本来の及びエ
ミユレーシヨンの同時モード。この能力は、CSUにお
けるマイクロインストラクシヨンの残存がエミユレーシ
ヨン装置1316、演算論理装置ALUl3l7、イン
ストラクシヨンフエツチ装置1FU1318、アドレス
制御装置ACUl3l9及びデータ管理装置DMUl3
2l等のその他全てのCPUの機能装置の操作を制御す
るために使用されるマイクロ操作のソースとなるから可
能になる。さらに汎用レジスタ1307、ベースレジス
タ1308、科学レジスタ1309、Tレジスタ131
0、状態レジスタ1311、インストラクシヨンカウン
タICl3l2、及びハードウエア制御マスクレジスタ
1313が中央プロセツシング装置CPUl3O6内に
示され、これ等のレジスタの説明は前述の特開昭501
17334号公報になされている。
イニシヤライゼーシヨンの間、外部のソースからロード
されそして機械の永久制御機能になる。しかしながら制
御記憶装置CSUl3Olは再ロードされ又各種の中央
プロセツシング装置CPUl3O6の操作モードを提供
する方法でイニシヤライズされる能力を持つ。CPUの
以下の操作モードはCSUl3Olの制御下にて可能と
なる、すなわち(a)本来のモード、(b)エミユレー
シヨンモード(非本来のモード)、(c)本来の及びエ
ミユレーシヨンの同時モード。この能力は、CSUにお
けるマイクロインストラクシヨンの残存がエミユレーシ
ヨン装置1316、演算論理装置ALUl3l7、イン
ストラクシヨンフエツチ装置1FU1318、アドレス
制御装置ACUl3l9及びデータ管理装置DMUl3
2l等のその他全てのCPUの機能装置の操作を制御す
るために使用されるマイクロ操作のソースとなるから可
能になる。さらに汎用レジスタ1307、ベースレジス
タ1308、科学レジスタ1309、Tレジスタ131
0、状態レジスタ1311、インストラクシヨンカウン
タICl3l2、及びハードウエア制御マスクレジスタ
1313が中央プロセツシング装置CPUl3O6内に
示され、これ等のレジスタの説明は前述の特開昭501
17334号公報になされている。
典形的には制御記憶装置CSUl3Olは、読取一書込
等速呼出記憶装置(RAM)と結合された9K双極集積
回路のプログラム化可能読取専用メモリ(PROM)で
ある。
等速呼出記憶装置(RAM)と結合された9K双極集積
回路のプログラム化可能読取専用メモリ(PROM)で
ある。
CSUl3Olは典形的な150マイクロ秒の読取サイ
クル及び450ナノセカンドの書込サイクルを持つてい
る。制御記憶装置の各記憶場所は84ビツトのマイクロ
インストラクシヨン語を1語記憶し又マイクロインスト
ラクシヨン語の各々はCPUの1サイクルを制御する。
制御記憶装置CSUl3Olの制御記憶の各場所が読取
られると、その内容はマイクロ操作デコーダによつて復
号化される。又デコーダはその各々がCPU内に特別な
操作を起させるマイク口操作制御信号を提供する。マイ
クロインストラクシヨン語の各々の内の記憶場所をグル
ープ化することにより(後に詳しく説明する)、制御記
憶のシーケンスが得られ、特定なCPUの操作又はイン
ストラクシヨンが遂行できる。
クル及び450ナノセカンドの書込サイクルを持つてい
る。制御記憶装置の各記憶場所は84ビツトのマイクロ
インストラクシヨン語を1語記憶し又マイクロインスト
ラクシヨン語の各々はCPUの1サイクルを制御する。
制御記憶装置CSUl3Olの制御記憶の各場所が読取
られると、その内容はマイクロ操作デコーダによつて復
号化される。又デコーダはその各々がCPU内に特別な
操作を起させるマイク口操作制御信号を提供する。マイ
クロインストラクシヨン語の各々の内の記憶場所をグル
ープ化することにより(後に詳しく説明する)、制御記
憶のシーケンスが得られ、特定なCPUの操作又はイン
ストラクシヨンが遂行できる。
インストラクシヨンの各々がCPUによつて開始される
と、オプコード内のあるビツトは制御記憶の開始順序を
決定する。インストラクシヨン復合化機能によつてセツ
ト、りセツトされるあるフロツプ(図示されず)のテス
トは制御記憶メモリに必要な時に順序をよく細く分岐さ
せる。制御記憶インターフエイスアダプタCIAl3O
2は制御記憶装置1301、データ管理装置DMUl3
2l、アドレス制岬装置ACUl3l9及び演算論理装
置ALUl3l7と連絡して第5図の制御記憶メモリ1
333の操作を行う。
と、オプコード内のあるビツトは制御記憶の開始順序を
決定する。インストラクシヨン復合化機能によつてセツ
ト、りセツトされるあるフロツプ(図示されず)のテス
トは制御記憶メモリに必要な時に順序をよく細く分岐さ
せる。制御記憶インターフエイスアダプタCIAl3O
2は制御記憶装置1301、データ管理装置DMUl3
2l、アドレス制岬装置ACUl3l9及び演算論理装
置ALUl3l7と連絡して第5図の制御記憶メモリ1
333の操作を行う。
CIAl3O2は制御記憶装置のアドレス変更、テスト
、エラーの点検及びハードウエアのアドレス発生のため
のロジツクを含んでいる。ハードウエアのアドレス発生
は一般にエラーシーケンスの開始アドレスの形成又はイ
ニシヤライゼーシヨンアドレスのために利用される。デ
ータ管理装置DMUl32lはCPUlO4と主メモリ
及び緩衝記憶装置(図示されず)との間にインターフエ
イスを提供する。
、エラーの点検及びハードウエアのアドレス発生のため
のロジツクを含んでいる。ハードウエアのアドレス発生
は一般にエラーシーケンスの開始アドレスの形成又はイ
ニシヤライゼーシヨンアドレスのために利用される。デ
ータ管理装置DMUl32lはCPUlO4と主メモリ
及び緩衝記憶装置(図示されず)との間にインターフエ
イスを提供する。
データ管理装置はどの装置がその他の装置によつて必要
とされる情報を持つているかを識別しそしてその情報を
適当な時間にCPUのレジスタに送る役割を持つている
。インストラクシヨンフエツチ装置FtJl3l8はD
MUl32l、ACUl3l9、ALUl3l7及びC
SUl3Olとインターフエースを成し、そしてCPU
にインストラクシヨンが送られることを維持すべく責任
がある。
とされる情報を持つているかを識別しそしてその情報を
適当な時間にCPUのレジスタに送る役割を持つている
。インストラクシヨンフエツチ装置FtJl3l8はD
MUl32l、ACUl3l9、ALUl3l7及びC
SUl3Olとインターフエースを成し、そしてCPU
にインストラクシヨンが送られることを維持すべく責任
がある。
インストラクシヨンフエツチ装置は現在のインストラク
シヨンの完了以前にそのレジスタ内で可能な次のインス
トラクシヨンを持つている。この能力を提供するために
、インストラクシヨンフエツチ装置1FU1318は常
に1つ以上のインストラクシヨンを含んでいる12バイ
トのインストラクシヨンレジスタ(図示されず)を備え
ている。さらにIFUはCSUの制御下でインストラク
シヨンが実際に必要とされる前に主メモリから情報(イ
ンストラクシヨン)を要求し、この故にその12バイト
のインストラクシヨンレジスタを常に更新する。インス
トラクシヨンは従つて使用されなかつたメモりのサイク
ルによつて予め引き出される。インストラクシヨンフエ
ツチ装置は又各インストラクシヨンを復合化しそしてそ
の他の装置にそのインストラクシヨンの長さと形式を知
らせる。アドレス制御装置ACUl3l9はIFU,A
LU,DMU及びCSUとCIAを通じて連絡している
。
シヨンの完了以前にそのレジスタ内で可能な次のインス
トラクシヨンを持つている。この能力を提供するために
、インストラクシヨンフエツチ装置1FU1318は常
に1つ以上のインストラクシヨンを含んでいる12バイ
トのインストラクシヨンレジスタ(図示されず)を備え
ている。さらにIFUはCSUの制御下でインストラク
シヨンが実際に必要とされる前に主メモリから情報(イ
ンストラクシヨン)を要求し、この故にその12バイト
のインストラクシヨンレジスタを常に更新する。インス
トラクシヨンは従つて使用されなかつたメモりのサイク
ルによつて予め引き出される。インストラクシヨンフエ
ツチ装置は又各インストラクシヨンを復合化しそしてそ
の他の装置にそのインストラクシヨンの長さと形式を知
らせる。アドレス制御装置ACUl3l9はIFU,A
LU,DMU及びCSUとCIAを通じて連絡している
。
ACUl3l9はCPUにおける全てのアドレス展開に
責任がある。CPUへの又CPUからの及びCPU内の
転送を含むACUの全ての操作はCSUのマイクロ操作
及びCPU内のロジツクによつて命令される。ACUの
正常なサイクルはインストラクシヨンのタイプよりもむ
しろインストラクシヨンにおけるアドレスのタイプに依
る。アドレスのタイプに応じてACUはインストラクシ
ヨンにおける各アドレスについて異つた操作を遂行する
。ACUは又連想記臆装置1319aを備える。連想記
憶装置は典形的には最も最近に使われたメモリのセグメ
ントの8つのベースアドレスをそのセグメントの数に沿
つて記憶する。メモリの要求が行われるごとに、セグメ
ントの数は連想記憶装置の内容についてチエツクされセ
グメントのベースアドレスがすでに形成されそして記憶
されているかどうかを定める。ベースアドレスが連想記
憶装置1319aに含まれている場合にはこのアドレス
は絶対アドレスの形成に用いられ、そしてかなりの時間
が節約される。連想記憶装置1319aにベースアドレ
スが含まれていない場合にはこのアドレスは主メモリの
テーブルを呼び出すことによつて形成される。しかしな
がらセグメントのベースアドレスが形成された後このア
ドレスはセグメントの数に沿つて連想記憶装置に記憶さ
れて将来に備える。ACU,FU,DMU及びCSUは
演算及び論理装置ALUl3l7が境界を接している。
責任がある。CPUへの又CPUからの及びCPU内の
転送を含むACUの全ての操作はCSUのマイクロ操作
及びCPU内のロジツクによつて命令される。ACUの
正常なサイクルはインストラクシヨンのタイプよりもむ
しろインストラクシヨンにおけるアドレスのタイプに依
る。アドレスのタイプに応じてACUはインストラクシ
ヨンにおける各アドレスについて異つた操作を遂行する
。ACUは又連想記臆装置1319aを備える。連想記
憶装置は典形的には最も最近に使われたメモリのセグメ
ントの8つのベースアドレスをそのセグメントの数に沿
つて記憶する。メモリの要求が行われるごとに、セグメ
ントの数は連想記憶装置の内容についてチエツクされセ
グメントのベースアドレスがすでに形成されそして記憶
されているかどうかを定める。ベースアドレスが連想記
憶装置1319aに含まれている場合にはこのアドレス
は絶対アドレスの形成に用いられ、そしてかなりの時間
が節約される。連想記憶装置1319aにベースアドレ
スが含まれていない場合にはこのアドレスは主メモリの
テーブルを呼び出すことによつて形成される。しかしな
がらセグメントのベースアドレスが形成された後このア
ドレスはセグメントの数に沿つて連想記憶装置に記憶さ
れて将来に備える。ACU,FU,DMU及びCSUは
演算及び論理装置ALUl3l7が境界を接している。
ALUl3l7の基本的機能はCPUの要求する演算操
作及びデータ操作を遂行することがある。演算論理装置
の操作は制御記憶装置からのマイク口操作制御信号に全
面的に依存している。ALUl3l7及びCSUl3O
lにはスクラツチパツド記憶装置LSUl3l5(しば
しばローカル記憶装置として照合される)が接続してい
る。
作及びデータ操作を遂行することがある。演算論理装置
の操作は制御記憶装置からのマイク口操作制御信号に全
面的に依存している。ALUl3l7及びCSUl3O
lにはスクラツチパツド記憶装置LSUl3l5(しば
しばローカル記憶装置として照合される)が接続してい
る。
LSUl3l5は典型的には256の記憶場所(1場所
当り32ビツト)を持つソリツドステートメモリ及びこ
のメモリ用の選択並びに読取/書込みロジツクから構成
される。スクラツチパツド記憶装置1315はCPUの
制御情報及び保守情報を記憶する為に用いられる。更に
スクラツチパツド記憶装置1315はデータ操作の間に
演算数及び部分的演算結果を1時的に記憶する為に予備
的に使用されるワーキング記憶場所を含む。又ALUl
3l7には典型的には64のフリツプフロツプから成る
予備メモリ1317aが組合つている。CPUは又刻時
装置1320を備えそして実質的には2つの刻時システ
ムを1体として持つ。
当り32ビツト)を持つソリツドステートメモリ及びこ
のメモリ用の選択並びに読取/書込みロジツクから構成
される。スクラツチパツド記憶装置1315はCPUの
制御情報及び保守情報を記憶する為に用いられる。更に
スクラツチパツド記憶装置1315はデータ操作の間に
演算数及び部分的演算結果を1時的に記憶する為に予備
的に使用されるワーキング記憶場所を含む。又ALUl
3l7には典型的には64のフリツプフロツプから成る
予備メモリ1317aが組合つている。CPUは又刻時
装置1320を備えそして実質的には2つの刻時システ
ムを1体として持つ。
すなわち第1の刻時システムは制御インターフエイスア
ダプタCIAl3O2の為のタイミングを発生し又第2
の刻時システムは中央プロセツシング装置内の機能装置
の操作の為のタイミングパルスを発生する。第6図を参
照すると制御記憶語1325の形式が示されている。
ダプタCIAl3O2の為のタイミングを発生し又第2
の刻時システムは中央プロセツシング装置内の機能装置
の操作の為のタイミングパルスを発生する。第6図を参
照すると制御記憶語1325の形式が示されている。
制御記憶語は典型的には84ビツトの幅を持ちそして次
の6つの主フイールドに分割される。a シーケンスタ
イプフィールド1326(3ビツト)b分岐及びマイク
ロ操作1327(23ビツト)c定発生及び指示132
8(14ビツト)d データバス1329(8ビツト) e マイクロ操作1゛330(32ビツト)f チエツ
キング1331(4ビツト)制御記憶語1325の3ビ
ツトEフイールドはシーケンス制御フイールドとして使
用される。
の6つの主フイールドに分割される。a シーケンスタ
イプフィールド1326(3ビツト)b分岐及びマイク
ロ操作1327(23ビツト)c定発生及び指示132
8(14ビツト)d データバス1329(8ビツト) e マイクロ操作1゛330(32ビツト)f チエツ
キング1331(4ビツト)制御記憶語1325の3ビ
ツトEフイールドはシーケンス制御フイールドとして使
用される。
このコンピユータシステムについて典型的には7個の異
つたシーケンスタイプと1つの予備のタイプがある。第
5図のプロツク1335を参照すると、フイールドEが
2進数の0,1又は2に等しい時にはマイクロインスト
ラクシヨン1325の分岐フイールドA,B,C,D及
びLは次のアドレスを発生させるために使用される。K
Sレジスタ1337の最初の6ビツトはフイールドB1
テスト結果C1テスト結果D1フイールドLと共に用い
られて次のマイクロインストラクシヨンの次のアドレス
を提供する。次のマイクロインストラクシヨンはアドレ
スレジスタKSl337に置かれる。フイールドEが2
進数4(プロツク1335参照)にセツトされると選択
された次のアドレスは割込み戻しレジスタKAl339
からとられる。KAレジスタに記憶されたアドレスはハ
ードウエアの中断がおこるとき次のアドレス発生ロジツ
クによつて発生されたアドレスである。フイールドEが
2進数5にセツトされると分岐はマイクロプログラムの
サブルーチンからのサブリターンを開始させる為に使用
される。リターンレジスタKRl346の内容は次の制
御記憶アドレスとして用いられる。リターンレジスタ1
346は制御記憶命令を発生することによつてロードさ
れる。この命令はKSレジスタ1337プラス1におけ
る現在の制御記憶アドレスを増分器1338からKRレ
ジスタ1346にロードする。ワンレベルネステイング
サブルーチン能力はKTリターン分岐レジスタ1347
を通じて提供される。KRレジスタ1346がロードさ
れる毎にKRレジスタの古い内容はマイクロプログラム
リターンが呼び出される毎にKTレジスタ1347へ転
送される。KTレジスタの内容はKRレジスタへ送られ
る。第3レベルネステイングサブルーチン能力はKRレ
ジスタ1346によつて提供され.又第4レベルネステ
イングサブルーチン能力はKVリターン分岐レジスタ1
349によつて提供される。制御記憶語のフイールドE
が2進数6にセツトされると次のアドレスされた制御記
臆語はKSレジスタ1337における現在のアドレスプ
ラス増分器1338における1に等しくなる。フイール
ドEが2進数7にセツトされると、CSUl3Olは診
断モードになり次のアドレスか現在のアドレスプラス1
になる。上に説明しそしてプロツク1335に示した次
の制御記憶アドレスへの分岐のシーケンス制御に加えて
、第5図のプロツク1336に示すハードウエアの発生
するシーケンス制御がある。
つたシーケンスタイプと1つの予備のタイプがある。第
5図のプロツク1335を参照すると、フイールドEが
2進数の0,1又は2に等しい時にはマイクロインスト
ラクシヨン1325の分岐フイールドA,B,C,D及
びLは次のアドレスを発生させるために使用される。K
Sレジスタ1337の最初の6ビツトはフイールドB1
テスト結果C1テスト結果D1フイールドLと共に用い
られて次のマイクロインストラクシヨンの次のアドレス
を提供する。次のマイクロインストラクシヨンはアドレ
スレジスタKSl337に置かれる。フイールドEが2
進数4(プロツク1335参照)にセツトされると選択
された次のアドレスは割込み戻しレジスタKAl339
からとられる。KAレジスタに記憶されたアドレスはハ
ードウエアの中断がおこるとき次のアドレス発生ロジツ
クによつて発生されたアドレスである。フイールドEが
2進数5にセツトされると分岐はマイクロプログラムの
サブルーチンからのサブリターンを開始させる為に使用
される。リターンレジスタKRl346の内容は次の制
御記憶アドレスとして用いられる。リターンレジスタ1
346は制御記憶命令を発生することによつてロードさ
れる。この命令はKSレジスタ1337プラス1におけ
る現在の制御記憶アドレスを増分器1338からKRレ
ジスタ1346にロードする。ワンレベルネステイング
サブルーチン能力はKTリターン分岐レジスタ1347
を通じて提供される。KRレジスタ1346がロードさ
れる毎にKRレジスタの古い内容はマイクロプログラム
リターンが呼び出される毎にKTレジスタ1347へ転
送される。KTレジスタの内容はKRレジスタへ送られ
る。第3レベルネステイングサブルーチン能力はKRレ
ジスタ1346によつて提供され.又第4レベルネステ
イングサブルーチン能力はKVリターン分岐レジスタ1
349によつて提供される。制御記憶語のフイールドE
が2進数6にセツトされると次のアドレスされた制御記
臆語はKSレジスタ1337における現在のアドレスプ
ラス増分器1338における1に等しくなる。フイール
ドEが2進数7にセツトされると、CSUl3Olは診
断モードになり次のアドレスか現在のアドレスプラス1
になる。上に説明しそしてプロツク1335に示した次
の制御記憶アドレスへの分岐のシーケンス制御に加えて
、第5図のプロツク1336に示すハードウエアの発生
するシーケンス制御がある。
(注:プロック1335と1336はマイクロインスト
ラクシヨン語がとる異つた形式を表す為に示された実際
のハードウエアレジスタ内に在る。)ハードウエアの発
生する分岐はフイールドEを抑制しそして固定したアド
レスを制御記憶アドレスレジスタKSl337に入れる
条件(エラー、イニシャライズ、制御記憶走査、等)を
無効にする。分岐は割込みラインを1刻時期間について
高め(図示されず)そしてフイールドEの制御下に発生
したアドレスをKA割込み戻しレジスタ1339に記瞳
することによつて行われる。ハードウエアの発生するア
ドレスは制御記憶アドレスレジスタに入れられる。ハー
ドウエア/フアームウエアの発生するある割込みは、各
クラスにおける追加の割込みが割込み条件の満される迄
実行されないようにする割込みプロツクフリツプフロツ
プ(図示されず)が作動する時に優先的に行われる。フ
アームウエアマイクロ操作はフアームウエアの制御下に
あるシーケンスについての割込みプロツクフリツプフロ
ツプのりセツトを制御する為に存在する。ハードウエア
制御下のこれらのシーケツスは自動的にシーケンスの終
りにおいて割込みプロツクフリツプフロツプのりセツト
を行う。順に挙げた以下の条件はこのカテゴリ内にある
。すなわち(a)制御記憶ロード、(b)制御記瞳走査
、(c)ハードウエアエラ一、(d)ソフトウエアエラ
一。残りのハードウエアの条件は割込みプロツクフリツ
プフロツプをセツトしないが発生する時に即時作用を起
こさせる。順々にあげた以下の条件はこのカテゴリ内に
ある。(a)イニシャルライス (b)ソフトクリア (c)入保守パネル (d)入保守チャネル (e)ハードウエア出口 イニシヤライズ信号はCSUl3Olを分岐させて2進
数0をアドレスさせ、ハードウエアの解除自在エラーを
クリアしそしてハードウエア制御下の制御記憶走査シー
ケンスに追従される制御記憶ロード操作実行する。
ラクシヨン語がとる異つた形式を表す為に示された実際
のハードウエアレジスタ内に在る。)ハードウエアの発
生する分岐はフイールドEを抑制しそして固定したアド
レスを制御記憶アドレスレジスタKSl337に入れる
条件(エラー、イニシャライズ、制御記憶走査、等)を
無効にする。分岐は割込みラインを1刻時期間について
高め(図示されず)そしてフイールドEの制御下に発生
したアドレスをKA割込み戻しレジスタ1339に記瞳
することによつて行われる。ハードウエアの発生するア
ドレスは制御記憶アドレスレジスタに入れられる。ハー
ドウエア/フアームウエアの発生するある割込みは、各
クラスにおける追加の割込みが割込み条件の満される迄
実行されないようにする割込みプロツクフリツプフロツ
プ(図示されず)が作動する時に優先的に行われる。フ
アームウエアマイクロ操作はフアームウエアの制御下に
あるシーケンスについての割込みプロツクフリツプフロ
ツプのりセツトを制御する為に存在する。ハードウエア
制御下のこれらのシーケツスは自動的にシーケンスの終
りにおいて割込みプロツクフリツプフロツプのりセツト
を行う。順に挙げた以下の条件はこのカテゴリ内にある
。すなわち(a)制御記憶ロード、(b)制御記瞳走査
、(c)ハードウエアエラ一、(d)ソフトウエアエラ
一。残りのハードウエアの条件は割込みプロツクフリツ
プフロツプをセツトしないが発生する時に即時作用を起
こさせる。順々にあげた以下の条件はこのカテゴリ内に
ある。(a)イニシャルライス (b)ソフトクリア (c)入保守パネル (d)入保守チャネル (e)ハードウエア出口 イニシヤライズ信号はCSUl3Olを分岐させて2進
数0をアドレスさせ、ハードウエアの解除自在エラーを
クリアしそしてハードウエア制御下の制御記憶走査シー
ケンスに追従される制御記憶ロード操作実行する。
同信号は又システムのイニシャライズを遂行する。ソフ
トクリア信号はCSUl3Olを分岐させて2進数0を
アドレスし、ハードウエアの解除自在エラーをクリアし
、そして割込みプロツクフリツプフロツプをりセツトす
る。入保守パネル信号はCSUを保守パネル(図示され
ず)上のCSUアドレススイツチにおいて予めセツトさ
れたアドレスに分岐される。入保守チヤネル信号はCS
Uを保守チヤネル(図示されず)を介して発生したアド
レスに分岐させる。ロードされたアドレスは保守チヤネ
ルの1部である保守バス0MB1344から送られ.そ
して正しく調節される。ハードウエア出口信号はCSU
を2進数2に分岐させる。このシーケツスは保守機能と
して使用される。このシーケンスの終りにフイールドE
を2進数4にセツトしてフイールドEの分岐を行うこと
によつてリターンが開始される。制御記憶ロード信号は
CSUを分岐させ2進数0をアドレスする。
トクリア信号はCSUl3Olを分岐させて2進数0を
アドレスし、ハードウエアの解除自在エラーをクリアし
、そして割込みプロツクフリツプフロツプをりセツトす
る。入保守パネル信号はCSUを保守パネル(図示され
ず)上のCSUアドレススイツチにおいて予めセツトさ
れたアドレスに分岐される。入保守チヤネル信号はCS
Uを保守チヤネル(図示されず)を介して発生したアド
レスに分岐させる。ロードされたアドレスは保守チヤネ
ルの1部である保守バス0MB1344から送られ.そ
して正しく調節される。ハードウエア出口信号はCSU
を2進数2に分岐させる。このシーケツスは保守機能と
して使用される。このシーケンスの終りにフイールドE
を2進数4にセツトしてフイールドEの分岐を行うこと
によつてリターンが開始される。制御記憶ロード信号は
CSUを分岐させ2進数0をアドレスする。
同信号は又CSUの読取りサイクルフロツプ(図示され
ず)、システムのクロツク1320をオフにしそしてC
SUをロード状態に置く。ロード状態ではCSUは制御
記憶ローダCSLl3O3、IOCl3O5、主メモリ
102又は保守パネル1355からロードすることが出
来る。CSLからロードされると、ロードの終りに自動
的に走査が行なわれる。その他の媒体からロードされる
場合にはマイクロ操作信号を発生すること又は保守パネ
ルの走査スイツチをセツトすることのいずれかによつて
走査を行うことが出来る。?Hll?記臆走査信号はC
SUを2進数0のアドレスに分岐させる。制御記憶走査
はシーケンスの持続する間ハードウエアの制御下にある
。走査中はシステムのクロツク1320はオフになり従
つて命令あるいはテストは実行されない。走査シーケン
スの終りにハードウエアは割込みリターンレジスタKA
の内容をアドレスレジスタKSへ転送し、システムのク
ロツクはオンになり制御がフアームウエアに戻される。
ハードウエアエラ一信号はCSUを2進数4のアドレス
に分岐させる。
ず)、システムのクロツク1320をオフにしそしてC
SUをロード状態に置く。ロード状態ではCSUは制御
記憶ローダCSLl3O3、IOCl3O5、主メモリ
102又は保守パネル1355からロードすることが出
来る。CSLからロードされると、ロードの終りに自動
的に走査が行なわれる。その他の媒体からロードされる
場合にはマイクロ操作信号を発生すること又は保守パネ
ルの走査スイツチをセツトすることのいずれかによつて
走査を行うことが出来る。?Hll?記臆走査信号はC
SUを2進数0のアドレスに分岐させる。制御記憶走査
はシーケンスの持続する間ハードウエアの制御下にある
。走査中はシステムのクロツク1320はオフになり従
つて命令あるいはテストは実行されない。走査シーケン
スの終りにハードウエアは割込みリターンレジスタKA
の内容をアドレスレジスタKSへ転送し、システムのク
ロツクはオンになり制御がフアームウエアに戻される。
ハードウエアエラ一信号はCSUを2進数4のアドレス
に分岐させる。
正常な処理モードにおいてはいかなるCPUの機能装置
にて検出されたハードウエアのエラーもハードウエアエ
ラーライン(図示されず)を作動させる。発生した制御
記憶シーケンスはシステムの状態をテストし行うべき作
用を決定する。診断モードにおいてはハードウエアの検
出できるエラー状態はマイクロ診断によつて見ることが
出来る。マイクロ診断は行うべき作用を制御する。一方
、ソフトウエアのエラー信号は制御記憶装置を2進数1
のアドレスに分岐させる。このアドレスはマイクロプロ
グラムの制御下にあるソフトウエアのエラーを報告する
シーケンスの開始である。再び第5図を参照すると、フ
イールドEl326は前に説明した様に分岐コードの為
の3ビツトのフイールドである。
にて検出されたハードウエアのエラーもハードウエアエ
ラーライン(図示されず)を作動させる。発生した制御
記憶シーケンスはシステムの状態をテストし行うべき作
用を決定する。診断モードにおいてはハードウエアの検
出できるエラー状態はマイクロ診断によつて見ることが
出来る。マイクロ診断は行うべき作用を制御する。一方
、ソフトウエアのエラー信号は制御記憶装置を2進数1
のアドレスに分岐させる。このアドレスはマイクロプロ
グラムの制御下にあるソフトウエアのエラーを報告する
シーケンスの開始である。再び第5図を参照すると、フ
イールドEl326は前に説明した様に分岐コードの為
の3ビツトのフイールドである。
分岐及びマイクロ操作フイールド1327はフイールド
A,B,C,D及びL(第5図のプロツク1355にも
示されている)から成り、フイールドAは次のアドレス
の上の6ビツトであり、フイールドBは64ウエイの分
岐のマスクフイールドの次のアドレスの中間の4ビツト
であり、フイールドCは64のテストの1の為の6ビツ
トのテストフイールドであり、フイールドDは64のテ
ストの1の為の別の6ビツトのテストフイールドであり
、そしてフイールドLは最少有意ビツトである。フイー
ルドKl328は14ビツトのフイールドでありその内
の6ビツトは定フイールド用で4ビツトは定又は操作フ
イールド用であり、そして4ビツトは一定にする為の操
作フイールドである。データ・バスフイールド1329
はQMBバス1344のQA部への情報を制御する為の
4ビツトを持つQAフイールド及びQMBバス1344
のQB部への情報を制御するための4ビツトを持つQB
フイールドから構成される。フイールドFl33Oはマ
イクロ操作の副命令を発生するように符合化された32
ビツトのフイールドである。フイールドFは5つの主な
サブフイールドに分割され、その1つはACUl3l9
及びDMUl32lへのマイクロ操作又は副命令を発生
するように符合化され、又別のサブフイールドはLSU
l3l5へのマイクロ操作又は副命令を発生するように
符合化され第3のフイールドは残りの2つのフイールド
の1方における制御ビツトの状態に応じてALUl3l
7又はEMUl3l6のいずれかへのマイクロ操作副命
令を発生するように符合化され、そして残りの2つのサ
ブフイールドは制御記憶装置130内の操作を制御する
為に使用される。フイールドPl33lは点検用の4ビ
ツトから成る。操作に当つてマイクロインストラクシヨ
ン語は制御記憶アレー1333に記憶される。
A,B,C,D及びL(第5図のプロツク1355にも
示されている)から成り、フイールドAは次のアドレス
の上の6ビツトであり、フイールドBは64ウエイの分
岐のマスクフイールドの次のアドレスの中間の4ビツト
であり、フイールドCは64のテストの1の為の6ビツ
トのテストフイールドであり、フイールドDは64のテ
ストの1の為の別の6ビツトのテストフイールドであり
、そしてフイールドLは最少有意ビツトである。フイー
ルドKl328は14ビツトのフイールドでありその内
の6ビツトは定フイールド用で4ビツトは定又は操作フ
イールド用であり、そして4ビツトは一定にする為の操
作フイールドである。データ・バスフイールド1329
はQMBバス1344のQA部への情報を制御する為の
4ビツトを持つQAフイールド及びQMBバス1344
のQB部への情報を制御するための4ビツトを持つQB
フイールドから構成される。フイールドFl33Oはマ
イクロ操作の副命令を発生するように符合化された32
ビツトのフイールドである。フイールドFは5つの主な
サブフイールドに分割され、その1つはACUl3l9
及びDMUl32lへのマイクロ操作又は副命令を発生
するように符合化され、又別のサブフイールドはLSU
l3l5へのマイクロ操作又は副命令を発生するように
符合化され第3のフイールドは残りの2つのフイールド
の1方における制御ビツトの状態に応じてALUl3l
7又はEMUl3l6のいずれかへのマイクロ操作副命
令を発生するように符合化され、そして残りの2つのサ
ブフイールドは制御記憶装置130内の操作を制御する
為に使用される。フイールドPl33lは点検用の4ビ
ツトから成る。操作に当つてマイクロインストラクシヨ
ン語は制御記憶アレー1333に記憶される。
操作サイクルの間制御記障アレーはKSアドレスレジス
タ1337の内容によつてアドレスされる。この事によ
つてこのアドレスにより指定された記憶場所の内容は読
取ラツチ1357のグループ内に読取られる。読取ラツ
チの語内容の部分はCPUにおける機能装置の各々の内
の記憶装置へ分配又は転送される。機能装置の各々はシ
ステムのクロツクソースの制御下で制御記憶語によつて
指定された必要な副命令を発生するための復号論理回路
を備えている。一般的には復号化は中実装置でなくCP
Uにおける各機能装置内で行い復合化にかかる時間を少
なくし又中実装置で行う場合に命令信号の転送に要する
ケーブルの本数を減少させる。さらに復合化はケーブル
の遅延における差によつて生じる時限の問題を避けるた
めに上記の各装置内で行なわれる。第5図にはマイクロ
インストラクシヨン語からの種々なフイールドを受けそ
してマイクロ操作信号A9b9C9dツo″″″。
タ1337の内容によつてアドレスされる。この事によ
つてこのアドレスにより指定された記憶場所の内容は読
取ラツチ1357のグループ内に読取られる。読取ラツ
チの語内容の部分はCPUにおける機能装置の各々の内
の記憶装置へ分配又は転送される。機能装置の各々はシ
ステムのクロツクソースの制御下で制御記憶語によつて
指定された必要な副命令を発生するための復号論理回路
を備えている。一般的には復号化は中実装置でなくCP
Uにおける各機能装置内で行い復合化にかかる時間を少
なくし又中実装置で行う場合に命令信号の転送に要する
ケーブルの本数を減少させる。さらに復合化はケーブル
の遅延における差によつて生じる時限の問題を避けるた
めに上記の各装置内で行なわれる。第5図にはマイクロ
インストラクシヨン語からの種々なフイールドを受けそ
してマイクロ操作信号A9b9C9dツo″″″。
Q9rを発生するような典型的なデコーダ装置1359
が示されている。典形的なマイクロ操作デコーダ135
9はマイクロインストラクシヨンから命令を受ける。マ
イクロインストラクシヨン語からのフイールドは復合化
され、複数のラインS,t,u,・・・Y,zのうちの
あるものを高くセツトする。地点α,β,γ・・・Y,
ωにてs−zのラインに結合された所定の制御ラインイ
ンピーダンスを持つことによつてマトリツクスが形成さ
れる。典形的には次にマイクロインストラクシヨンから
のフイールドが復合化されると、ラインs−zのあるも
のが高くなる。ギリシヤ文字のαカーらωでマトリツク
スに示されたプロツクの点が2組のライン間に結合され
たインピダンスを表わすので、いかなる水平ラインに沿
つて伝播する電気信号もインピーダンス結合(黒い点)
を示す垂直なラインに沿つて伝わるように結合される。
垂直ラインa−rの各々は次にアンドゲート1360−
1365の各々へ入力として結合される。その他の入力
信号も又中央時限装置からの時限信号Tsを含むアンド
ゲート1360−1365に結合される。従つて時限信
号Tsの各々が高くなるとその他の全ての入力信号を高
く持つこれ等のアンドゲートは可能化されそしてマイタ
ロインストラクシヨン信号をCPUにおける所定の機能
装置へ提供する。例えば読取ラツチ1357からの命令
1341は復号化されそして水平ラインが高くなり、垂
直制御ラインA,b,c及びqは高くなり時限信号Ts
がこれ等のゲートに順次加えられる時に可能化される。
従つて垂直ラインがギリシヤ文字のαからωによつて示
される異つた地点で水平ラインと結合される組合わせは
、マイクロインストラクシヨン信号を中央プロセツシン
グ装置CPUへ供給し、制御記憶アレー1333から送
られるマイクロインストラクシヨンによつて中央プロセ
ツシング装置内の機能装置を制御するための永久スイツ
チングマトリツクスを示す。従つて変更自在な特徴を持
つ永久的なフアームウエアは、コンビユータシステムの
能力として要求されるマイクロ操作の順序を指定するだ
けで本発明の装置に内臓することができる。普通の状態
ではデータはローカルレジスタYOl343としても知
られているCPUの書込データレジスタを通じて制御記
憶アレー1333に書き込まれる。
が示されている。典形的なマイクロ操作デコーダ135
9はマイクロインストラクシヨンから命令を受ける。マ
イクロインストラクシヨン語からのフイールドは復合化
され、複数のラインS,t,u,・・・Y,zのうちの
あるものを高くセツトする。地点α,β,γ・・・Y,
ωにてs−zのラインに結合された所定の制御ラインイ
ンピーダンスを持つことによつてマトリツクスが形成さ
れる。典形的には次にマイクロインストラクシヨンから
のフイールドが復合化されると、ラインs−zのあるも
のが高くなる。ギリシヤ文字のαカーらωでマトリツク
スに示されたプロツクの点が2組のライン間に結合され
たインピダンスを表わすので、いかなる水平ラインに沿
つて伝播する電気信号もインピーダンス結合(黒い点)
を示す垂直なラインに沿つて伝わるように結合される。
垂直ラインa−rの各々は次にアンドゲート1360−
1365の各々へ入力として結合される。その他の入力
信号も又中央時限装置からの時限信号Tsを含むアンド
ゲート1360−1365に結合される。従つて時限信
号Tsの各々が高くなるとその他の全ての入力信号を高
く持つこれ等のアンドゲートは可能化されそしてマイタ
ロインストラクシヨン信号をCPUにおける所定の機能
装置へ提供する。例えば読取ラツチ1357からの命令
1341は復号化されそして水平ラインが高くなり、垂
直制御ラインA,b,c及びqは高くなり時限信号Ts
がこれ等のゲートに順次加えられる時に可能化される。
従つて垂直ラインがギリシヤ文字のαからωによつて示
される異つた地点で水平ラインと結合される組合わせは
、マイクロインストラクシヨン信号を中央プロセツシン
グ装置CPUへ供給し、制御記憶アレー1333から送
られるマイクロインストラクシヨンによつて中央プロセ
ツシング装置内の機能装置を制御するための永久スイツ
チングマトリツクスを示す。従つて変更自在な特徴を持
つ永久的なフアームウエアは、コンビユータシステムの
能力として要求されるマイクロ操作の順序を指定するだ
けで本発明の装置に内臓することができる。普通の状態
ではデータはローカルレジスタYOl343としても知
られているCPUの書込データレジスタを通じて制御記
憶アレー1333に書き込まれる。
制御フロツプ(図示されず)は記憶アレーの上半分又は
下半分のいずれかが書き込まれるかを定める。制御及び
ロード装置CLUl3O4からのデータは保守バスQM
Bl344を介してCIA/CSUに受けられそして制
御記憶アレー1333に書込まれる前に記憶ローカルレ
ジスタYOl343によつて緩衝される。記憶ローカル
レジスタ1343は読取及び書込ローカルレジスタの両
方として時分割される。マルチプレクサ1345は保守
パネル1355又はマイタ口診断のいずれかによつて制
御されて接続されたレジスタから読出路を提供する。比
較レジスタKRl35Oは非機能的に使用するために備
えられそして主として保守のために用いられ又比較ロジ
ツク1352及びデコーダロジツク1351とともに使
用される。本発明についてこれまで説明をしてきたがそ
の新奇性についての特許請求の範囲を別項に示す。
下半分のいずれかが書き込まれるかを定める。制御及び
ロード装置CLUl3O4からのデータは保守バスQM
Bl344を介してCIA/CSUに受けられそして制
御記憶アレー1333に書込まれる前に記憶ローカルレ
ジスタYOl343によつて緩衝される。記憶ローカル
レジスタ1343は読取及び書込ローカルレジスタの両
方として時分割される。マルチプレクサ1345は保守
パネル1355又はマイタ口診断のいずれかによつて制
御されて接続されたレジスタから読出路を提供する。比
較レジスタKRl35Oは非機能的に使用するために備
えられそして主として保守のために用いられ又比較ロジ
ツク1352及びデコーダロジツク1351とともに使
用される。本発明についてこれまで説明をしてきたがそ
の新奇性についての特許請求の範囲を別項に示す。
第1図は本発明のデータ処理装置の総合構成図。
第2図は本発明のマイクロプログラムスイツチの詳細図
。第3図は本発明の制御記憶装置の制御記憶語の各々に
含まれるいくつかのマイクロプログラムインストラクシ
ヨンの形式を例にて示した図。第4図は本発明の中央プ
ロセツシング装置及び制御記憶装置の詳細図。第5図は
本発明の制御記憶装置の詳細図。第6図は本発明の制御
記憶装置に含まれる制御記憶語の形式を示した図。13
01・・・・・・制御記憶装置、1316・・・・・・
エミユレーシヨン装置、1317・・・・・・演算論理
装置、1319・・・・・・アドレス制御装置、132
1・・・・・・データ管理装置、1500・・・・・・
データバス、1502・・・・・・制御バス、1508
・・・・・・デコーダ。
。第3図は本発明の制御記憶装置の制御記憶語の各々に
含まれるいくつかのマイクロプログラムインストラクシ
ヨンの形式を例にて示した図。第4図は本発明の中央プ
ロセツシング装置及び制御記憶装置の詳細図。第5図は
本発明の制御記憶装置の詳細図。第6図は本発明の制御
記憶装置に含まれる制御記憶語の形式を示した図。13
01・・・・・・制御記憶装置、1316・・・・・・
エミユレーシヨン装置、1317・・・・・・演算論理
装置、1319・・・・・・アドレス制御装置、132
1・・・・・・データ管理装置、1500・・・・・・
データバス、1502・・・・・・制御バス、1508
・・・・・・デコーダ。
Claims (1)
- 【特許請求の範囲】 1 データ処理装置が本来すなわち正規の操作モードで
そして非本来すなわち非正規の操作モードで動作する時
、インストラクション(命令)を実行するための演算論
理装置ALU1317と、複数のマイクロインストラク
ションを含む制御記憶装置CSU130とを含むデータ
処理装置において、インストラクションを非本来の操作
モードで実行するためのエミュレーション装置EMU1
316と、前記マイクロインストラクションの各々内の
複数のフィールドであつて、一方のフィートド(オプコ
ード(操作符号)サブフィールド)は、実行されるべき
操作を決め、他方のフィールド(制御ビット)は、前記
操作が前記演算論理装置ALU或はエミュレーション装
置EMUのうちの何れによつて実行されるべきかを示す
特殊コードを含むものと、データ及びインストラクショ
ンの転送のために前記演算論理装置ALU、前記エミュ
レーション装置EMU、及び前記制御記憶装置CSUの
間に結合される共通バス(母線)1500、1502と
、前記バスに結ばれるマイクロプログラム可能のスイッ
チ装置であつて、演算論理装置及びエミュレーション装
置間でデータ並びにインストラクションの転送を制御す
るようにコード化された特殊のフィールドのオプコード
に応答する装置を含むものとを備え、前記操作が前記演
算論理装置ALU1317によつて実行可能な操作の組
の部分でないという理由で前記演算論理装置によつて実
行されることができない時に前記操作が前記エミュレー
ション装置へ切換えられるべき時にのみ、前記コードは
前記他方のフィールド内に含まれることを特徴とするデ
ータ処理装置。 2 前記操作が切換えられたインストラクションの操作
に先立つて前記コードがインストラクションの前記フィ
ールドのうちの前記他方のフィールド内に含まれること
を特徴とする特許請求の範囲第1項記載のデータ処理装
置。 3 共通バス手段が制御バスとデータバスとから成るこ
とを特徴とする特許請求の範囲第2項記載のデータ処理
装置。 4 前記マイクロプログラムスイッチ手段がさらに、A
前記フィールドのうちの前記他方のフィールドにおけ
る前記コードに応答し:1、前記演算論理装置ALU1
317が前記操作を提供すべきであることを前記コード
が示す場合に第1の信号が発生する手段、及び2、前記
エミュレーション装置ALU1317が前記操作を提供
すべきであることを前記コードが示す場合に第2の信号
を発生する手段、から成るデコーダ手段、B 該デコー
ダ手段によつて発生された該第1又は第2の信号のうち
の1方を記憶すべく結合されたレジスタ手段、から成る
ことを特徴とする特許請求の範囲第3項記載のデータ処
理装置。 5 前記レジスタ手段が双安定記憶装置を備え、該双安
定記憶装置が前記第1の信号を結合させてこの双安定記
憶装置を第1の状態に設定する手段を備えそして前記双
安定記憶装置が又前記第2の信号を結合させて双安定記
憶装置を第2の状態に設定する手段を備え、A 前記記
憶装置に結合し前記第1又は第2の状態を受ける制御ラ
イン、をさらに備え、そしてB 前記転送手段が前記第
1又は第2の状態に応答して前記制御バスを経て前記内
容の転送を可能化する手段を備え;そして、C 前記可
能化手段が前記第1又は第2の状態に応答して前記デー
タバスを経て前記データの転送を可能化するゲート手段
を備えることを特徴とする特許請求の範囲第4項記載の
データ処理装置。 6 前記演算処理装置ALU1317が第1の形式のイ
ンストラクションを実行することができそして前記エミ
ュレーション装置EMU1316が第2の形式のインス
トラクションを実行することができる演算装置から成る
ことを特徴とする特許請求の範囲第5項記載のデータ処
理装置。 7 A 複数の記憶から成るメモリ、 B 前記データ処理装置におけるデータの流れを管理す
る手段;C 前記装置、前記記憶装置における前記記憶
場所及び前記インストラクションのアドレッシングを制
御する手段;及びD 前記記憶装置、前記管理手段及び
前記制御手段を前記共通バスに結合させて前記データ処
理装置におけるデータ及びインストラクションの転送を
可能化する手段をさらに備えることを特徴とする特許請
求の範囲第1項記載のデータ処理装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FR7342708A FR2253435A5 (ja) | 1973-11-30 | 1973-11-30 | |
FR7342708 | 1973-11-30 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS50114943A JPS50114943A (ja) | 1975-09-09 |
JPS5935056B2 true JPS5935056B2 (ja) | 1984-08-27 |
Family
ID=9128516
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP49136672A Expired JPS5935056B2 (ja) | 1973-11-30 | 1974-11-30 | デ−タ処理装置 |
Country Status (6)
Country | Link |
---|---|
US (1) | US3997895A (ja) |
JP (1) | JPS5935056B2 (ja) |
DE (1) | DE2456578C2 (ja) |
FR (1) | FR2253435A5 (ja) |
GB (1) | GB1478504A (ja) |
IT (1) | IT1026695B (ja) |
Families Citing this family (29)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4084229A (en) * | 1975-12-29 | 1978-04-11 | Honeywell Information Systems Inc. | Control store system and method for storing selectively microinstructions and scratchpad information |
JPS6049332B2 (ja) * | 1977-01-31 | 1985-11-01 | 株式会社東芝 | マイクロプログラム制御方式 |
US4131941A (en) * | 1977-08-10 | 1978-12-26 | Itek Corporation | Linked microprogrammed plural processor system |
US4199811A (en) * | 1977-09-02 | 1980-04-22 | Sperry Corporation | Microprogrammable computer utilizing concurrently operating processors |
US4128873A (en) * | 1977-09-20 | 1978-12-05 | Burroughs Corporation | Structure for an easily testable single chip calculator/controller |
US4155118A (en) * | 1977-09-20 | 1979-05-15 | Burroughs Corporation | Organization for an integrated circuit calculator/controller |
US4236204A (en) * | 1978-03-13 | 1980-11-25 | Motorola, Inc. | Instruction set modifier register |
US4315321A (en) * | 1978-06-16 | 1982-02-09 | The Kardios Systems Corporation | Method and apparatus for enhancing the capabilities of a computing system |
US4277827A (en) * | 1979-01-02 | 1981-07-07 | Texas Instruments Incorporated | Microprocessor based system for the development and emulation of programmable calculator control read only memory software |
US4441154A (en) * | 1981-04-13 | 1984-04-03 | Texas Instruments Incorporated | Self-emulator microcomputer |
AU556521B2 (en) * | 1981-06-11 | 1986-11-06 | Data General Corporation | Arithmetic unit |
US4458311A (en) * | 1981-10-09 | 1984-07-03 | International Business Machines Corporation | Text processor having an interactive display terminal which alternately functions as a data processing terminal |
EP0097725B1 (de) * | 1982-06-08 | 1986-05-14 | Ibm Deutschland Gmbh | Einrichtung im Befehlswerk eines mikroprogrammgesteuerten Prozessors zur direkten hardwaregesteuerten Ausführung bestimmter Instruktionen |
EP0124517A1 (en) * | 1982-10-22 | 1984-11-14 | International Business Machines Corporation | Accelerated instruction mapping external to source and target instruction streams for near realtime injection into the latter |
JPS6017539A (ja) * | 1983-07-11 | 1985-01-29 | Hitachi Ltd | エミユレ−シヨン方式 |
JPS6133546A (ja) * | 1984-07-25 | 1986-02-17 | Nec Corp | 情報処理装置 |
JPS61188626A (ja) * | 1985-02-18 | 1986-08-22 | Fujitsu Ltd | マイクロプロセツサ |
JPH0648461B2 (ja) * | 1987-07-09 | 1994-06-22 | 日本電気株式会社 | マイクロプログラムの転送レジスタ指定方式 |
US5333287A (en) * | 1988-12-21 | 1994-07-26 | International Business Machines Corporation | System for executing microinstruction routines by using hardware to calculate initialization parameters required therefore based upon processor status and control parameters |
US5077657A (en) * | 1989-06-15 | 1991-12-31 | Unisys | Emulator Assist unit which forms addresses of user instruction operands in response to emulator assist unit commands from host processor |
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