JPS5934659A - 固体撮像装置 - Google Patents
固体撮像装置Info
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- JPS5934659A JPS5934659A JP57144465A JP14446582A JPS5934659A JP S5934659 A JPS5934659 A JP S5934659A JP 57144465 A JP57144465 A JP 57144465A JP 14446582 A JP14446582 A JP 14446582A JP S5934659 A JPS5934659 A JP S5934659A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/148—Charge coupled imagers
- H01L27/14825—Linear CCD imagers
Landscapes
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- General Physics & Mathematics (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Solid State Image Pick-Up Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は固体撮像装置に係り、特に画像欠陥補正が可能
なCOD (電荷結合素子)センサに関する。
なCOD (電荷結合素子)センサに関する。
第1図は従来のCCDラインセンサを示すもので、−導
電型半導体上に2イン状に複数個の画素II〜16が配
置され、この画素列に並行して電荷転送制御用のシフト
ダート2およびCCDシフトレジスタ3が順に設けられ
、このCCDシフトレジスタ3のシリアル出力(信号電
荷)を電圧出力に変換する出力回路4が設けられている
。
電型半導体上に2イン状に複数個の画素II〜16が配
置され、この画素列に並行して電荷転送制御用のシフト
ダート2およびCCDシフトレジスタ3が順に設けられ
、このCCDシフトレジスタ3のシリアル出力(信号電
荷)を電圧出力に変換する出力回路4が設けられている
。
而して、画素11〜16にて入力光学ツクターンが信号
電荷パターンに変換され、この信号電荷/?ターンはシ
フトダート2下を通シ、CCDシフトレジスタ3に転送
され、CCDシフトレジスタ3中の信号電荷はたとえば
2相クロツクφl。
電荷パターンに変換され、この信号電荷/?ターンはシ
フトダート2下を通シ、CCDシフトレジスタ3に転送
され、CCDシフトレジスタ3中の信号電荷はたとえば
2相クロツクφl。
φ2により出力回路4に送られ、ここで信号電圧に変換
されて読み出される。
されて読み出される。
なお、第1図は簡略化のために1ラインに6個の画素を
示しているが、たとえばファクシミリ用のラインセンサ
の画素数は1000〜2000である。
示しているが、たとえばファクシミリ用のラインセンサ
の画素数は1000〜2000である。
ところで、ラインセンサの重要な特性の1つに感度均一
性があシ、上記したような]ラインにおける1000〜
2000個の画素のうち感度が規格外の不良画素により
、いわゆる白傷あるいは黒傷と呼ばれる画像欠陥が発生
ずる。この画像欠陥は、通常1〜数ビツトであるが、発
生確率はポアンン分布にしたがって、1ビツトが最も多
い。
性があシ、上記したような]ラインにおける1000〜
2000個の画素のうち感度が規格外の不良画素により
、いわゆる白傷あるいは黒傷と呼ばれる画像欠陥が発生
ずる。この画像欠陥は、通常1〜数ビツトであるが、発
生確率はポアンン分布にしたがって、1ビツトが最も多
い。
このような画像欠陥を補正するため、従来は画像欠陥の
画素の番地を予めFROM (プログラマブルリードオ
ンリーメモリ)等に記憶させておき、このFROMの内
容に基いて画像欠陥画素番地における画像欠陥ビットの
情報を1番地前の正常ビットの情報で補なうように制御
していた。
画素の番地を予めFROM (プログラマブルリードオ
ンリーメモリ)等に記憶させておき、このFROMの内
容に基いて画像欠陥画素番地における画像欠陥ビットの
情報を1番地前の正常ビットの情報で補なうように制御
していた。
しかし、上述したように2インセンサの画像欠陥画素番
地記憶用のFROMをラインセンサの外部回路として必
要とし、かつその書き込みに手数を必要とするので、価
格が高くなる欠点があった。址だ、FROMの内容に基
いて、画像欠陥ビットの情報を読出さずに]つ前の正常
ビットの情報で置き換えるように制御するだめの信号処
理回路を心火とし、この回路が複雑になるので、やはり
価格が高くなる欠点があった。
地記憶用のFROMをラインセンサの外部回路として必
要とし、かつその書き込みに手数を必要とするので、価
格が高くなる欠点があった。址だ、FROMの内容に基
いて、画像欠陥ビットの情報を読出さずに]つ前の正常
ビットの情報で置き換えるように制御するだめの信号処
理回路を心火とし、この回路が複雑になるので、やはり
価格が高くなる欠点があった。
本発明は上記の事情に鑑みてなされたもので、外部のF
ROMを必要とせず、周辺回路の複雑化とか画質の劣化
をまねくことなくオンチップで画像欠陥補正が可能とな
り、高歩留9を達成でき、安価に実施可能な固体撮像装
置を提供するものである。
ROMを必要とせず、周辺回路の複雑化とか画質の劣化
をまねくことなくオンチップで画像欠陥補正が可能とな
り、高歩留9を達成でき、安価に実施可能な固体撮像装
置を提供するものである。
すなわち、本発明は、入力光学パターンを信号電荷パタ
ーンに変換する複数の画素と、これらの画素に各対応し
て設けられ各対応する画素の信号電荷の転送を制御する
複数のシフトゲートと、これらのシフトゲート下を経て
転送電極下に転送されでくる信号電荷を順次転送するC
OD (%a;荷結合素子)ンフトレ・ソスタと、との
CCDシフトレソレジスタ転送されてきた信号電荷を電
圧に変換して外部に出力する出力回路とを具備する固体
撮像装置において、画像欠陥補正に対応するシフトゲー
ト以外のシフトゲ8−トにシフトパルスを印加して正常
面;(6の信号電荷を転送させるダート制御手段と、こ
のケ゛−ト制御手段による制御に基いて信号電荷が転送
された前記CCDシフトレ・ノスタにふ・ける所定位置
の転送電極下の信号電荷を上記転送電極よシ出力側にあ
る画像欠陥画素数に対応して欠落したビット数だけ転送
させて連続した信号電荷列とし、次いでこの信号電荷列
を読み出す駆動手段とを具備することを特徴とするもの
である。
ーンに変換する複数の画素と、これらの画素に各対応し
て設けられ各対応する画素の信号電荷の転送を制御する
複数のシフトゲートと、これらのシフトゲート下を経て
転送電極下に転送されでくる信号電荷を順次転送するC
OD (%a;荷結合素子)ンフトレ・ソスタと、との
CCDシフトレソレジスタ転送されてきた信号電荷を電
圧に変換して外部に出力する出力回路とを具備する固体
撮像装置において、画像欠陥補正に対応するシフトゲー
ト以外のシフトゲ8−トにシフトパルスを印加して正常
面;(6の信号電荷を転送させるダート制御手段と、こ
のケ゛−ト制御手段による制御に基いて信号電荷が転送
された前記CCDシフトレ・ノスタにふ・ける所定位置
の転送電極下の信号電荷を上記転送電極よシ出力側にあ
る画像欠陥画素数に対応して欠落したビット数だけ転送
させて連続した信号電荷列とし、次いでこの信号電荷列
を読み出す駆動手段とを具備することを特徴とするもの
である。
したがって、外部回路としてFROMを必要とせず、こ
のFROMの内容に基いて画像読出しビットを補正する
複雑な処理を必要とせず、オンチップでしかも周辺回路
の複雑化を゛まねくことなく画像欠陥補正が可能になシ
、固体撮像装置を安価に実現可能である。
のFROMの内容に基いて画像読出しビットを補正する
複雑な処理を必要とせず、オンチップでしかも周辺回路
の複雑化を゛まねくことなく画像欠陥補正が可能になシ
、固体撮像装置を安価に実現可能である。
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第2図は半導体基板上に形成されたCCDラインセンセ
ンサすもので、11〜16は画素、3はたとえば2相の
CODシフトレジスタであって、第1相用の転送電極3
11〜316および第2相用の転送電極321〜326
の各電極がシフト方向に交互に配置されている。21〜
26は前記画素11〜16に対応してCCDレジスタ3
との間に設けられ、シフトパルスSHもしくはSH’に
基いて画素11〜16からCCDシフトレジスタ3への
信号電荷の転送を制御するシフトゲートである。4はC
CDシフトレジスタ3からの信号電荷を電圧に変換して
外部に出力する出力回路である。5は過剰電荷の吸収を
行なうオーツ々−フロードレイン(OFD )、6は画
素11〜16と上記OFD 5との間に設けられ、画素
11〜16からOE’D 、5への過剰電荷の転送を制
御するオーバーフローコントロールゲート(0FCG
’) テhル。
ンサすもので、11〜16は画素、3はたとえば2相の
CODシフトレジスタであって、第1相用の転送電極3
11〜316および第2相用の転送電極321〜326
の各電極がシフト方向に交互に配置されている。21〜
26は前記画素11〜16に対応してCCDレジスタ3
との間に設けられ、シフトパルスSHもしくはSH’に
基いて画素11〜16からCCDシフトレジスタ3への
信号電荷の転送を制御するシフトゲートである。4はC
CDシフトレジスタ3からの信号電荷を電圧に変換して
外部に出力する出力回路である。5は過剰電荷の吸収を
行なうオーツ々−フロードレイン(OFD )、6は画
素11〜16と上記OFD 5との間に設けられ、画素
11〜16からOE’D 、5への過剰電荷の転送を制
御するオーバーフローコントロールゲート(0FCG
’) テhル。
なお、前記シフトダート21〜26は、画素11〜16
に各対して隣接すると共にCCDシフトレジスタ3の第
1相用の転送電極31□〜316に各対応して隣接して
いる。そして1.シフトゲート21〜26はそれぞれシ
フトパルス配線7に接続され、このシフトパルス配置d
7 (D 両端tri対応してシフトパルス供給端子
8,8′に接続されている。また、CCDシフトレジス
タ3の第1相用の転送電極311〜31gはそれぞれ第
1相クロツクφ!9に接続され、この配線9の両端は対
応して第1相クロツク供給端子10゜10’に接続され
ている。同様に、CCDシフトレジスタ3の第2相用の
転送電極321〜326はそれぞれ第2相用クロツク配
線1)に接続され、この配線11の両端は対応して第2
相クロツク供給端子12 、12’に接続されている。
に各対して隣接すると共にCCDシフトレジスタ3の第
1相用の転送電極31□〜316に各対応して隣接して
いる。そして1.シフトゲート21〜26はそれぞれシ
フトパルス配線7に接続され、このシフトパルス配置d
7 (D 両端tri対応してシフトパルス供給端子
8,8′に接続されている。また、CCDシフトレジス
タ3の第1相用の転送電極311〜31gはそれぞれ第
1相クロツクφ!9に接続され、この配線9の両端は対
応して第1相クロツク供給端子10゜10’に接続され
ている。同様に、CCDシフトレジスタ3の第2相用の
転送電極321〜326はそれぞれ第2相用クロツク配
線1)に接続され、この配線11の両端は対応して第2
相クロツク供給端子12 、12’に接続されている。
そして、前記シフトパルス供給端子8,8′は各対応し
てシフトパルスSH,SH’が必要に応じて印加され、
前記第1相り四ツク供給端子10 、10’は各対応し
て第1相クロツクφ! 。
てシフトパルスSH,SH’が必要に応じて印加され、
前記第1相り四ツク供給端子10 、10’は各対応し
て第1相クロツクφ! 。
φl′が必要に応じて印加され、前記第2相クロツク供
給端子12 、12’のいずれ一方に第2相クロツクφ
2が印加される。
給端子12 、12’のいずれ一方に第2相クロツクφ
2が印加される。
上記ジインセンサにおいて、画像欠陥がない場合には、
画像読出しに腺してシフトパルス供給端子8(あるいは
8′)、第1相クロツク供給端子10(あるいは10’
) 、第2相クロツク端子12(あるいは12)に、第
3図に丞すようなタイミングで各対応するパルスが印加
される。
画像読出しに腺してシフトパルス供給端子8(あるいは
8′)、第1相クロツク供給端子10(あるいは10’
) 、第2相クロツク端子12(あるいは12)に、第
3図に丞すようなタイミングで各対応するパルスが印加
される。
(−L、[、シフトクゝ−トハルスs n y>:ハイ
レベルのとぎ、シントケ° h2x〜26下を通シ画素
11〜16から信号電荷がCCDシフトレジスタ3へ転
送される。そして、CCDシフトレジスタ3の信号電荷
は、2相のクロックパルスφ1 。
レベルのとぎ、シントケ° h2x〜26下を通シ画素
11〜16から信号電荷がCCDシフトレジスタ3へ転
送される。そして、CCDシフトレジスタ3の信号電荷
は、2相のクロックパルスφ1 。
φ2により出力回路4へJWi次転送される。
これに対して、第2図のジインセンサに画像欠陥がある
35合には、ウェハ段階で欠陥を検出した後に次に述べ
るような処置を施す。たとえば画素14に画像欠陥かり
ると、第2図に破線のX印で示すように、画素14に瞬
接するシフトダート24とシフトパルス配線7との間の
接続を切断してシフトダート24をフローティング状態
にすると共に、上記シフトダート24に隣接するCCD
シフトレジスタ3の第1相用の転送電極314とこれに
隣接する出力側(後段側)の第1相用の転送電極313
との間の接続を切断する。
35合には、ウェハ段階で欠陥を検出した後に次に述べ
るような処置を施す。たとえば画素14に画像欠陥かり
ると、第2図に破線のX印で示すように、画素14に瞬
接するシフトダート24とシフトパルス配線7との間の
接続を切断してシフトダート24をフローティング状態
にすると共に、上記シフトダート24に隣接するCCD
シフトレジスタ3の第1相用の転送電極314とこれに
隣接する出力側(後段側)の第1相用の転送電極313
との間の接続を切断する。
このように、シフトパルス配線7の一部を切断すること
によシ、画像欠陥画素14に対応するシフトゲート24
以外のシフトゲート2s〜23および25.26にシア
トノやルス供給端子8.8′からシフト・母ルス配線7
を通してシフトパルスSH,SH’を供給することが可
能になる。これによって、画像欠陥ビットの信号電荷は
CCDシフトレジスタ3へ転送せず、正常ビットの信号
電荷のみをCCDシフトレジスタ3へ転送することが可
能になる。また前述したように第1相クロツク配線9の
一部を切断することによシ、第1相用の転送電極311
〜316のうち前記転送電極J14よシ前段側と後段側
とを独立に駆動することが可能になる。すなわち、前記
転送電極314より前段側の転送電極311〜313に
は第1相クロツク供給端子10から第1相用クロツク配
線9を通して第1相クロツクφ1を供給可能となり、前
記転送電極314よシ後段側の転送電極J151316
には第1相クロツク供給端子10′から第1相用クロツ
ク配線9を通して第1相クロツクφ1′を供給可能とな
る。
によシ、画像欠陥画素14に対応するシフトゲート24
以外のシフトゲート2s〜23および25.26にシア
トノやルス供給端子8.8′からシフト・母ルス配線7
を通してシフトパルスSH,SH’を供給することが可
能になる。これによって、画像欠陥ビットの信号電荷は
CCDシフトレジスタ3へ転送せず、正常ビットの信号
電荷のみをCCDシフトレジスタ3へ転送することが可
能になる。また前述したように第1相クロツク配線9の
一部を切断することによシ、第1相用の転送電極311
〜316のうち前記転送電極J14よシ前段側と後段側
とを独立に駆動することが可能になる。すなわち、前記
転送電極314より前段側の転送電極311〜313に
は第1相クロツク供給端子10から第1相用クロツク配
線9を通して第1相クロツクφ1を供給可能となり、前
記転送電極314よシ後段側の転送電極J151316
には第1相クロツク供給端子10′から第1相用クロツ
ク配線9を通して第1相クロツクφ1′を供給可能とな
る。
上述したように、切断処置が施されたラインセンサに第
4図に示すようなタイミングでシフ) ’r” )
ノeルスSH,SH,il相クロックツ(ルスφ1 、
φl′、第2相クロックzl、n、スφ2を印加して画
像読出しを行なう。すなわち、先ず、シフ11−”−)
パルスS H、S H’t−ノーイレペルにして、正常
な画素11〜13 .15 +16からCCDシフト
レジスタ3の第1相の転送電極311〜313 p 3
Is +316下へ信号電荷を転送させる。
4図に示すようなタイミングでシフ) ’r” )
ノeルスSH,SH,il相クロックツ(ルスφ1 、
φl′、第2相クロックzl、n、スφ2を印加して画
像読出しを行なう。すなわち、先ず、シフ11−”−)
パルスS H、S H’t−ノーイレペルにして、正常
な画素11〜13 .15 +16からCCDシフト
レジスタ3の第1相の転送電極311〜313 p 3
Is +316下へ信号電荷を転送させる。
次に、画像欠陥画素14に対応する第1相の転送電極3
14よシ後段側の転送電極311〜313に印加する第
1相クロツクツ卆ルスφlをノ・イレペルに保ったまま
で、これより前段側の第1相用の転送電極315+J1
6に第1相クロツク・ぐルスφl′を1個印加し、次い
で第2相用の転送電極321〜326に第2相クロツク
・ぐルスφ2を1個印加する。これによって、第1相用
の転送電極311〜31H下の信号電荷は転送されない
でそのまま留まったままであるが、転送電極3I4より
前段側の正常画素l5r16に対応する第1相の転送電
極315T316下の信号電荷はこれに隣接する後段側
の第2相用の転送電極3247325下へ転送され、さ
らにこれに隣接する後段側の第1相用の転送電極314
r 315下へ転送される。
14よシ後段側の転送電極311〜313に印加する第
1相クロツクツ卆ルスφlをノ・イレペルに保ったまま
で、これより前段側の第1相用の転送電極315+J1
6に第1相クロツク・ぐルスφl′を1個印加し、次い
で第2相用の転送電極321〜326に第2相クロツク
・ぐルスφ2を1個印加する。これによって、第1相用
の転送電極311〜31H下の信号電荷は転送されない
でそのまま留まったままであるが、転送電極3I4より
前段側の正常画素l5r16に対応する第1相の転送電
極315T316下の信号電荷はこれに隣接する後段側
の第2相用の転送電極3247325下へ転送され、さ
らにこれに隣接する後段側の第1相用の転送電極314
r 315下へ転送される。
すなわち、画像欠陥ビットより前段側の正常ビットから
の信号電荷が1ビツト分だけCCDCCシフトレジスタ
3内送されて画像欠陥ビットより後段側の正常ビットか
らの信号電荷と連続した信号電荷列が得られる。
の信号電荷が1ビツト分だけCCDCCシフトレジスタ
3内送されて画像欠陥ビットより後段側の正常ビットか
らの信号電荷と連続した信号電荷列が得られる。
そして、次に第1相クロツク・やルスφ1.φ1′を同
じとし、5第】相クロックパルスφ1 、φ!′および
第2相クロツクパルスφ2によりCCDシフトレジスタ
3を通常通シ2相駆動すると、出力回路4より正常画素
11〜Is pi5 p16に対応する信号が順次読
み出され、画像欠陥信号のない画素信ぢ読出しが実現さ
れる。この場合、画像欠陥画素14にて蓄積された電荷
は、CCDシフトレジスタ3へ転送されないので画素1
4への光入射時間の経過と共に徐々に増大するが、過*
Jffi荷は0FCG 6を通シoFD5へ捨てられる
。
じとし、5第】相クロックパルスφ1 、φ!′および
第2相クロツクパルスφ2によりCCDシフトレジスタ
3を通常通シ2相駆動すると、出力回路4より正常画素
11〜Is pi5 p16に対応する信号が順次読
み出され、画像欠陥信号のない画素信ぢ読出しが実現さ
れる。この場合、画像欠陥画素14にて蓄積された電荷
は、CCDシフトレジスタ3へ転送されないので画素1
4への光入射時間の経過と共に徐々に増大するが、過*
Jffi荷は0FCG 6を通シoFD5へ捨てられる
。
上述したようなラインセンサにおいては、シフト・”ル
ス配線7の両端からシフトパルスSI(。
ス配線7の両端からシフトパルスSI(。
SH’を印加可能とし、また第1相クロツク配線9の両
端から第1相クロツクパルスφl 、φl′を印加可能
としておき、発生の確率が最も高い1ビツトの画像欠陥
画素の存在に対して前記配線7,9の一部を切断し、正
常画素に対応するシフトダートにシフトパルスを印加す
るデート制御およびCCDシフトレジスタ3の前述した
ような駆動を行なうことによって1.ラインセンサのチ
ソグ上で画像欠陥画素の信号を外部に読み出さないよう
に補正することが可能である。このような補正を行なう
ために必要なラインセンサのチップサイズの増大は無視
できる程度に小さく、また周辺回路としてはパルスを供
給する回路が多少増えるだけであり、しかも良品のライ
ンセンサおよび画像欠陥補正を必をとするラインセンサ
も共通の回路Wより1嘔動可能である。
端から第1相クロツクパルスφl 、φl′を印加可能
としておき、発生の確率が最も高い1ビツトの画像欠陥
画素の存在に対して前記配線7,9の一部を切断し、正
常画素に対応するシフトダートにシフトパルスを印加す
るデート制御およびCCDシフトレジスタ3の前述した
ような駆動を行なうことによって1.ラインセンサのチ
ソグ上で画像欠陥画素の信号を外部に読み出さないよう
に補正することが可能である。このような補正を行なう
ために必要なラインセンサのチップサイズの増大は無視
できる程度に小さく、また周辺回路としてはパルスを供
給する回路が多少増えるだけであり、しかも良品のライ
ンセンサおよび画像欠陥補正を必をとするラインセンサ
も共通の回路Wより1嘔動可能である。
したがって、従来例のように外部回路として必要なFR
OMに画像欠陥画素番地をはき込んでおき、その内容に
基いて画像欠陥ビットの情報を正常ビットの情報で置換
する画像欠陥補正回路を特別に設けることに比べて、本
実施例によればシステム構成が簡単であり、補正機能付
きラインセンナを安価に実現可能である。なお、本実施
例では、画像欠陥画素数(1個)だけ信号画素数が減じ
ているが、この減少分は全体の画素数がたとえば100
0個の場合にO,1%であり、無視し得る。
OMに画像欠陥画素番地をはき込んでおき、その内容に
基いて画像欠陥ビットの情報を正常ビットの情報で置換
する画像欠陥補正回路を特別に設けることに比べて、本
実施例によればシステム構成が簡単であり、補正機能付
きラインセンナを安価に実現可能である。なお、本実施
例では、画像欠陥画素数(1個)だけ信号画素数が減じ
ているが、この減少分は全体の画素数がたとえば100
0個の場合にO,1%であり、無視し得る。
なお、本発明は上記実施例に限られるものでなく、種々
の変形実施が可能である。たとえば過剰電荷の吸収を行
なうために設けたOFD 5 。
の変形実施が可能である。たとえば過剰電荷の吸収を行
なうために設けたOFD 5 。
0FCG 6を省略してもよい。この場合、画像欠陥画
素の電荷は前述と同様に他の正常画素の電荷とは異な多
周期的に読み出されないので徐々に蓄積されていくか、
過剰電荷が隣接画素へ漏れ出すよシも前に画像欠陥画素
に対応するシフ)r−)を通りCCDシフトレジスタ3
へ流れ込むようにすると、1回の画素信号側の読み出し
の際には過剰電荷が各画素信号に同じ割合で漏れ込むの
で、画質の劣化は問題ない。
素の電荷は前述と同様に他の正常画素の電荷とは異な多
周期的に読み出されないので徐々に蓄積されていくか、
過剰電荷が隣接画素へ漏れ出すよシも前に画像欠陥画素
に対応するシフ)r−)を通りCCDシフトレジスタ3
へ流れ込むようにすると、1回の画素信号側の読み出し
の際には過剰電荷が各画素信号に同じ割合で漏れ込むの
で、画質の劣化は問題ない。
また、上記実施例では1ビツトの画像欠陥しか補正でき
ないが、本発明は2ビツト以上の画素欠陥に対しても有
効な変形実施が可能である。
ないが、本発明は2ビツト以上の画素欠陥に対しても有
効な変形実施が可能である。
たとえば第5図に示すように、CCDシフトレジスタ3
のたとえば中央で区分し、前段側ブロックAの第1相川
の転送電極311〜J1!および後段側ブロックBの第
1相用の転送電極314〜316に別々のM1相クロッ
ク配線21.22を接続し、上記配線21の両端から第
1相クロツク・やルスφIAPφI A’を印加可能と
し、前記配線220両端から第1相クロツク・ぐルスφ
IB+7 ′ φIBを印加可能としておく。まだ、シフトケ゛2、〜
26はそれぞれ共通のシフト・ぐルス配線7から各別に
シフトパルスS HあるいはSIfを印加できるように
接続しておく。その他は第2図と同様であシ、同−特上
・にて示ず7.このようにしておけば、上記各ブロック
A、Hに対応して1個づつ画像欠陥画素(たとえば72
115の計2個)が存在した場合、第4図に破線のX印
で示すように、画像欠陥画素12 .15に対応スるシ
フトダー)22125 とシフトパルス配線7との間の
接続を切断し、後段側ブロックAの第1相用の転送電極
312とこれよシ後段側の第1相クロツク配線21との
間の接続を切断し、前段側ブロックBの第]相用の転送
電極3□5とこれよシ後段側の第1相クロツク配線22
との間の接続を切断する。そして、第6区に示すように
、シフトノぐルスS I(、S Itが)翫イレベルの
ときに正常な画素からCCDシフトレジスタ3へ信号電
荷を転送し、このうち後段側ブロック人の転送電極31
2よシ後段側の第1相クロツク配線2ノに印加する第1
相クロツク/4’ルスφIAはハイレベルとしたままで
、上記転送電極312より前段側の第1相クロツク配線
21には1個の第1A目クロツク・ぐルスφlA′を印
加し、前段側ブロックBの転送電極315よシ後段側の
第1相クロツク配線1122には1個の第1相クロツク
パルスφIBを印加し、上記転送電極315よシ前段側
の第1相クロツク配線22には2個の第1相クロツク・
?ルスφI B’を印加する。まだ、第2相クロツクパ
ルスφ2は2個印加する。これによって、転送電極3□
5の後段から転送電極312段までの各段では信号電荷
が1ビツト転送され、最前段から転送電極312段まで
の各段では信号電荷が2ビツト転送され、1個の連続し
だイd号電荷列が得られる。こののち、第1相クロツク
パルスφIAIφlA′、φIBIφl B’を同じと
し、第2相クロツクパルスψ2 と共にCCDシフトレ
ジスタ3を通常通シ2相で駆動する。なお、第5図のラ
インセンサにおいて、画像欠陥画素がない場合には、第
1相クロツク配線21に第3図のφl と同様の波形で
p’=’r ] A’Dクロック・ンルスφmA(ある
いはφlA′)を印加し、第1相クロ。
のたとえば中央で区分し、前段側ブロックAの第1相川
の転送電極311〜J1!および後段側ブロックBの第
1相用の転送電極314〜316に別々のM1相クロッ
ク配線21.22を接続し、上記配線21の両端から第
1相クロツク・やルスφIAPφI A’を印加可能と
し、前記配線220両端から第1相クロツク・ぐルスφ
IB+7 ′ φIBを印加可能としておく。まだ、シフトケ゛2、〜
26はそれぞれ共通のシフト・ぐルス配線7から各別に
シフトパルスS HあるいはSIfを印加できるように
接続しておく。その他は第2図と同様であシ、同−特上
・にて示ず7.このようにしておけば、上記各ブロック
A、Hに対応して1個づつ画像欠陥画素(たとえば72
115の計2個)が存在した場合、第4図に破線のX印
で示すように、画像欠陥画素12 .15に対応スるシ
フトダー)22125 とシフトパルス配線7との間の
接続を切断し、後段側ブロックAの第1相用の転送電極
312とこれよシ後段側の第1相クロツク配線21との
間の接続を切断し、前段側ブロックBの第]相用の転送
電極3□5とこれよシ後段側の第1相クロツク配線22
との間の接続を切断する。そして、第6区に示すように
、シフトノぐルスS I(、S Itが)翫イレベルの
ときに正常な画素からCCDシフトレジスタ3へ信号電
荷を転送し、このうち後段側ブロック人の転送電極31
2よシ後段側の第1相クロツク配線2ノに印加する第1
相クロツク/4’ルスφIAはハイレベルとしたままで
、上記転送電極312より前段側の第1相クロツク配線
21には1個の第1A目クロツク・ぐルスφlA′を印
加し、前段側ブロックBの転送電極315よシ後段側の
第1相クロツク配線1122には1個の第1相クロツク
パルスφIBを印加し、上記転送電極315よシ前段側
の第1相クロツク配線22には2個の第1相クロツク・
?ルスφI B’を印加する。まだ、第2相クロツクパ
ルスφ2は2個印加する。これによって、転送電極3□
5の後段から転送電極312段までの各段では信号電荷
が1ビツト転送され、最前段から転送電極312段まで
の各段では信号電荷が2ビツト転送され、1個の連続し
だイd号電荷列が得られる。こののち、第1相クロツク
パルスφIAIφlA′、φIBIφl B’を同じと
し、第2相クロツクパルスψ2 と共にCCDシフトレ
ジスタ3を通常通シ2相で駆動する。なお、第5図のラ
インセンサにおいて、画像欠陥画素がない場合には、第
1相クロツク配線21に第3図のφl と同様の波形で
p’=’r ] A’Dクロック・ンルスφmA(ある
いはφlA′)を印加し、第1相クロ。
り配線22にも上記φ1と同様の波形で第1相クロツク
・ぐルスφIB(あるいはφlB′)を印加し、第2相
クロツク/ぐルスφ2と共にCCDシフトレジスタ3を
2相で駆動する。また、第5図のラインセンサにおいて
、画像欠陥画素が1個のみたとえば15が存在する場合
には、対応するシフトy’ l” 2 、とシフト・
ぞルス配線7との間の接続を切断し、同じく対応する第
1相用の転送電極315とこれよシ後段側の第1相クロ
。
・ぐルスφIB(あるいはφlB′)を印加し、第2相
クロツク/ぐルスφ2と共にCCDシフトレジスタ3を
2相で駆動する。また、第5図のラインセンサにおいて
、画像欠陥画素が1個のみたとえば15が存在する場合
には、対応するシフトy’ l” 2 、とシフト・
ぞルス配線7との間の接続を切断し、同じく対応する第
1相用の転送電極315とこれよシ後段側の第1相クロ
。
り配線21との間の接続を切断し、正常画素の電荷をC
CDシフトレジスタ3へ転送し、転送電極315よシ後
段側の転送電極3+x〜・314の印加パルスをハイレ
ベルにしたままで、上記転送電極315とその前段側の
転送電極316に第1相クロツクパルスφI B’を1
個印加すればよい。
CDシフトレジスタ3へ転送し、転送電極315よシ後
段側の転送電極3+x〜・314の印加パルスをハイレ
ベルにしたままで、上記転送電極315とその前段側の
転送電極316に第1相クロツクパルスφI B’を1
個印加すればよい。
なお、第5図のラインセンサは、画素列を2ブロツクに
区分した場合に各グl−J 、りに1個づつ画像欠陥画
素があっても補正可能である例を示したが、本発明は補
正すべき画素数分の第1相クロツク配線を設けておけば
、任意の位置の画像欠陥を補正可能な如く変形実施でき
る。たとえば第7図に示すように、CCDシフトレジス
タ3の第1相用の各転送電極311〜3I6に対応して
接続される列方向配線301〜306と3本の第1相ク
ロツク配線31〜33とをマトリクス状に配線し、各交
点部に短絡用配線34を設けておく。11は第2相クロ
ツク配線でち広CCDシフトレジスタ3の第2相用の各
転送電極321〜326に接続されており、その他の第
5図と同様部分は同一符号にて示す。上記ラインセンサ
において、画像欠陥画素がない場合には、3本の第1相
クロツク配線31〜33のいずれか1本に第3図に示し
たような第1相クロツク・やルスφ1を印加し、第2相
クロツク配線11に第2相クロツク・ぐルスφ2を印加
し、通常の2相駆動を行なう。これに対して、上記ライ
ンセンサにおいて2個の画像欠陥画素(たとえば121
15)が存在する場合、第7図に破線のX印で示すよう
に、上記画%12r15に対応する第1相用の転送電極
312+J15のうち、後段側の転送電極J12に接続
された列方向配線302を含む前段側の列方向配線30
2〜306と第1相クロツク配線31との間の短絡用配
線34をたとえばレーザ光によシ切断し、前段側の転送
電極315に接続された列方向81′、線305より後
段側の列方向配線301〜304と第1相クロツク配線
33との間の短絡用配線34を切断し、上記列方向配線
305を含む前段側の列方向配線30..30.と第1
相り「ノック配線32との間の短絡用配線34を切断し
、前記列方向配線302よシ後段41Jの列方向配線3
0゜と第1相クロツク配線32との間の短絡用配線34
を切断する。そして、第14目りrノ、り配線31.3
2.33に谷対応して第6図に示したようなタイミング
で第1相クロツクφIAIφIA′(あるいはφxB)
pφIB′を印加し、第2相クロツク配線11に第2相
クロツノψ2をトθ加することによって、第5図のライ
ンセンナと同様な動作で画像欠陥補正が可能になる。そ
して、こののち通常の2相駆動を行なうようにクロック
・ぐルスを印加して正常な画素信号列を読み出すことが
可能になる。なお、上記場合に、画像欠陥画素12.1
5に隣接するシフトダート22゜25にはシフトパルス
が印加されないように予め配線を切断しておくことは前
述と同様である。
区分した場合に各グl−J 、りに1個づつ画像欠陥画
素があっても補正可能である例を示したが、本発明は補
正すべき画素数分の第1相クロツク配線を設けておけば
、任意の位置の画像欠陥を補正可能な如く変形実施でき
る。たとえば第7図に示すように、CCDシフトレジス
タ3の第1相用の各転送電極311〜3I6に対応して
接続される列方向配線301〜306と3本の第1相ク
ロツク配線31〜33とをマトリクス状に配線し、各交
点部に短絡用配線34を設けておく。11は第2相クロ
ツク配線でち広CCDシフトレジスタ3の第2相用の各
転送電極321〜326に接続されており、その他の第
5図と同様部分は同一符号にて示す。上記ラインセンサ
において、画像欠陥画素がない場合には、3本の第1相
クロツク配線31〜33のいずれか1本に第3図に示し
たような第1相クロツク・やルスφ1を印加し、第2相
クロツク配線11に第2相クロツク・ぐルスφ2を印加
し、通常の2相駆動を行なう。これに対して、上記ライ
ンセンサにおいて2個の画像欠陥画素(たとえば121
15)が存在する場合、第7図に破線のX印で示すよう
に、上記画%12r15に対応する第1相用の転送電極
312+J15のうち、後段側の転送電極J12に接続
された列方向配線302を含む前段側の列方向配線30
2〜306と第1相クロツク配線31との間の短絡用配
線34をたとえばレーザ光によシ切断し、前段側の転送
電極315に接続された列方向81′、線305より後
段側の列方向配線301〜304と第1相クロツク配線
33との間の短絡用配線34を切断し、上記列方向配線
305を含む前段側の列方向配線30..30.と第1
相り「ノック配線32との間の短絡用配線34を切断し
、前記列方向配線302よシ後段41Jの列方向配線3
0゜と第1相クロツク配線32との間の短絡用配線34
を切断する。そして、第14目りrノ、り配線31.3
2.33に谷対応して第6図に示したようなタイミング
で第1相クロツクφIAIφIA′(あるいはφxB)
pφIB′を印加し、第2相クロツク配線11に第2相
クロツノψ2をトθ加することによって、第5図のライ
ンセンナと同様な動作で画像欠陥補正が可能になる。そ
して、こののち通常の2相駆動を行なうようにクロック
・ぐルスを印加して正常な画素信号列を読み出すことが
可能になる。なお、上記場合に、画像欠陥画素12.1
5に隣接するシフトダート22゜25にはシフトパルス
が印加されないように予め配線を切断しておくことは前
述と同様である。
なお、上述した各実施例においては、画像欠陥画素に対
応する第1相用の転送電極と第1相クロツク配線との間
の接続の切断位置として、」二記転送電極とそれより1
ビツト後段側の転送電極との間の配話(部分を選んだが
、これに限らず」二記転送電極とこれよシ1ビット前段
側の転送電栖との間の配線部分を切断してもよい。
応する第1相用の転送電極と第1相クロツク配線との間
の接続の切断位置として、」二記転送電極とそれより1
ビツト後段側の転送電極との間の配話(部分を選んだが
、これに限らず」二記転送電極とこれよシ1ビット前段
側の転送電栖との間の配線部分を切断してもよい。
また、上述した各実施例はラインセンサを示したが、本
発明はエリアセンサに対しても上記ラインセンサへの適
用に準じて適用することができる。
発明はエリアセンサに対しても上記ラインセンサへの適
用に準じて適用することができる。
上述したように本発明の固体撮像装置によれば、周辺回
路の複雑化とか画質の劣化を壕ねくことなく画像欠陥補
正が可能で高歩留りを達成でき、安価に実現することが
できる。
路の複雑化とか画質の劣化を壕ねくことなく画像欠陥補
正が可能で高歩留りを達成でき、安価に実現することが
できる。
第1図は従来のCCDラインセンサを示す構成説明図、
第2図は本発明の固体撮像装置の一実施例に係るCCD
ラインセンサを簡略的に示す構成説明図、第3図は第2
図のラインセンサに画像欠陥画素がない場合の印加パル
スを示すタイミング図、第4図は第2図のラインセンサ
に1個の画像欠陥画素が存在する場合の印加パルスを示
すタイミング図、第5図は本発明の他の実施例に係るC
CDライ/センサを簡略的に示す構成説明図、第6図は
第5図のラインセンサに2個の画像欠陥画素が存在する
場合の印加パルスを示すタイミング図、第7図は本発明
のさらに他の実施例に係るCCDラインセンサを簡略的
に示す構成説明図である。 11〜16・・・画素、2x〜26・・・シフトダート
、3・・・CCDシフトレジスタ、311〜316 。 321〜326・・・転送電極、4・・・出力回路、7
・・・シフトパルス配線、9,11,21,22,31
゜32.33・・・クロック配線、SH,SH・・・シ
フトパルス、φl 、φ1′、φ亀、φ!、′、φIl
lφIB′、φ2・・・クロック・ぐルス。 出願人代理人 弁理士 鈴 江 武 彦第1図 φ】φ2 第2図 5H(SH’) Dツー−− φ2 第4図 SH。 第5図 ψ φ φ2
第2図は本発明の固体撮像装置の一実施例に係るCCD
ラインセンサを簡略的に示す構成説明図、第3図は第2
図のラインセンサに画像欠陥画素がない場合の印加パル
スを示すタイミング図、第4図は第2図のラインセンサ
に1個の画像欠陥画素が存在する場合の印加パルスを示
すタイミング図、第5図は本発明の他の実施例に係るC
CDライ/センサを簡略的に示す構成説明図、第6図は
第5図のラインセンサに2個の画像欠陥画素が存在する
場合の印加パルスを示すタイミング図、第7図は本発明
のさらに他の実施例に係るCCDラインセンサを簡略的
に示す構成説明図である。 11〜16・・・画素、2x〜26・・・シフトダート
、3・・・CCDシフトレジスタ、311〜316 。 321〜326・・・転送電極、4・・・出力回路、7
・・・シフトパルス配線、9,11,21,22,31
゜32.33・・・クロック配線、SH,SH・・・シ
フトパルス、φl 、φ1′、φ亀、φ!、′、φIl
lφIB′、φ2・・・クロック・ぐルス。 出願人代理人 弁理士 鈴 江 武 彦第1図 φ】φ2 第2図 5H(SH’) Dツー−− φ2 第4図 SH。 第5図 ψ φ φ2
Claims (2)
- (1)入力光学パターンを信号電荷パターンに変換する
複数の画素と、これらの画素に各対応して設けられ各対
応する画素の信号電荷の転送を制御する複数のシフトケ
°−1・と、これらのシフトダート下を経て転送電極下
に転送されてくる信号電荷を順次転送するCCD (電
荷結合素子)ゾフトレノスタと、とのCCDシフトレジ
スタから転送されてきた信号電荷を電圧に変換して外部
に出力する出力回路とを具備する固体撮像装置において
、画像欠陥画素に対応するシフトダート以外のシフトダ
ートにシフトパルスを印加して正常画素の信号電荷を転
送させるケ゛−ト制御手段と、このケ゛−ト制御手段に
よる制御に基いて信号電荷が転送された前記CCDシフ
トレジスタにおける所定位置の転送電イむ下の信号電荷
を−に記転送電極より出力側にある画像欠陥画素数に対
応して欠落したビット数だけ転送させて連続した信号電
荷列とし、次いでこの信号電荷列を読み出す駆動手段と
を具備することを特徴とする固体撮像装置。 - (2)前記ケ゛−1・制御手段は、各シフトダートにシ
フトノやルスを供給するためのシフトノにルス配線と画
像欠陥画素に対応するシフトゲートとの間の配線を切断
した状態で上記シフト・クルス配線にシフ)パルスを印
加し、前記駆動手段は画像欠陥画素に対応するCODシ
フトレジスタ内の転送電極とそれよシ1ビット吟り側の
転送電極との間のクロックパルス供給用配線を切断した
状態でこの切断された両側のクロック・ぐルス供給用配
線に別々に所定のクロック・セルスを印加することを特
徴とする特許 1項記載の固体撮像装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57144465A JPS5934659A (ja) | 1982-08-20 | 1982-08-20 | 固体撮像装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57144465A JPS5934659A (ja) | 1982-08-20 | 1982-08-20 | 固体撮像装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5934659A true JPS5934659A (ja) | 1984-02-25 |
Family
ID=15362900
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57144465A Pending JPS5934659A (ja) | 1982-08-20 | 1982-08-20 | 固体撮像装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5934659A (ja) |
Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JPH01157426A (ja) * | 1987-12-15 | 1989-06-20 | Toshiba Ceramics Co Ltd | 石英ガラスルツボ製造装置 |
JPH01197382A (ja) * | 1988-02-03 | 1989-08-09 | Mitsubishi Metal Corp | シリコン単結晶引上げ用石英ルツボ |
JPH01197381A (ja) * | 1988-02-03 | 1989-08-09 | Mitsubishi Metal Corp | シリコン単結晶引上げ用石英ルツボ |
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JPH0784328B2 (ja) * | 1984-11-05 | 1995-09-13 | 三菱マテリアル株式会社 | ガラス質シリカ製容器又はパイプの品質改良法 |
US8047020B2 (en) | 2007-07-27 | 2011-11-01 | Japan Super Quartz Corporation | Method of producing vitreous silica crucible |
US8196429B2 (en) | 2007-07-28 | 2012-06-12 | Japan Super Quartz Corporation | Method and apparatus for manufacturing vitreous silica crucible |
-
1982
- 1982-08-20 JP JP57144465A patent/JPS5934659A/ja active Pending
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