JPS5934656A - 半導体記憶装置のセンスアンプ - Google Patents
半導体記憶装置のセンスアンプInfo
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- JPS5934656A JPS5934656A JP57144235A JP14423582A JPS5934656A JP S5934656 A JPS5934656 A JP S5934656A JP 57144235 A JP57144235 A JP 57144235A JP 14423582 A JP14423582 A JP 14423582A JP S5934656 A JPS5934656 A JP S5934656A
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
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- G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
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- Semiconductor Memories (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
〔発明の技術分野〕
この発明は半導体記憶装置、特にＭＯＳ型のメモリセル
ラ鳴する半導体記憶装置に用いる出力取出用のいわゆる
センスアンプに関する。 〔発明の技術的背景とその問題点〕 第１図は従来のセンスアンプとその周辺回路を示した回
路図で、高速のＭＯ８型半導体記憶装置において広く採
用されている形式の回路である。 第１図に示〔た回路は最もパフォーマンスが良いとされ
ている０Ｍ０８回路を採用している。１はメモリセル、
２はセンスアンプ、３．４ハビットライン、Ｗはワード
ラインをぞれセれ示す。５．６．７、】０はＭＯＳ ）
ランジスタでそれぞれプリチャージ、＋−ランスファゲ
ート、メモリセル、及び定電流源を構成している。寸た
、８．９はそれぞれビットライン３．４に結合されるビ
ットライン容量である。 この伝な回路において、センスアンプ２の高速化のため
にはプリチャージ用のトランジスタ５、トランスファゲ
ート用トランジスタ６、及びメモリセル用トランジスタ
７０寸法ヲ怖玖化し、ビットライン３．４の電位差をノ
・イレベ／ｌ／″１”側とローレベル”０”側とででき
るたけ小さくする必要がある。 この場合、一般にビットライン３又は４の′ｄ１１位が
ΔＶだけ変化するのに必要な時ｊ田ｔはビ・ントライン
容量８．９をＯＢＬとして、 ｔ＝ＱＢ１．・△Ｖ／’■ ・・・・・・・・・・・・
・・・・・・・・・・・・ （１）と表わされる。ここ
で、■はビットライン３．４に流れる電流である。 高Ｙ
ラ鳴する半導体記憶装置に用いる出力取出用のいわゆる
センスアンプに関する。 〔発明の技術的背景とその問題点〕 第１図は従来のセンスアンプとその周辺回路を示した回
路図で、高速のＭＯ８型半導体記憶装置において広く採
用されている形式の回路である。 第１図に示〔た回路は最もパフォーマンスが良いとされ
ている０Ｍ０８回路を採用している。１はメモリセル、
２はセンスアンプ、３．４ハビットライン、Ｗはワード
ラインをぞれセれ示す。５．６．７、】０はＭＯＳ ）
ランジスタでそれぞれプリチャージ、＋−ランスファゲ
ート、メモリセル、及び定電流源を構成している。寸た
、８．９はそれぞれビットライン３．４に結合されるビ
ットライン容量である。 この伝な回路において、センスアンプ２の高速化のため
にはプリチャージ用のトランジスタ５、トランスファゲ
ート用トランジスタ６、及びメモリセル用トランジスタ
７０寸法ヲ怖玖化し、ビットライン３．４の電位差をノ
・イレベ／ｌ／″１”側とローレベル”０”側とででき
るたけ小さくする必要がある。 この場合、一般にビットライン３又は４の′ｄ１１位が
ΔＶだけ変化するのに必要な時ｊ田ｔはビ・ントライン
容量８．９をＯＢＬとして、 ｔ＝ＱＢ１．・△Ｖ／’■ ・・・・・・・・・・・・
・・・・・・・・・・・・ （１）と表わされる。ここ
で、■はビットライン３．４に流れる電流である。 高Ｙ
【７度化のためには、メモリセル用トランジスタ７
の寸法、特に幅Ｗはできるだけ小さくしなければならな
いため、ビットライン３．４に流れる電流工は小さくな
ってしまう。また、高集積化のためにトランスファゲー
ト用トランジスタ６を多数接続する場合には、そのドレ
インと基板との間に形成される接合容量によるビットラ
イン容量８．９が増加する。 従って、（１）式に基づいてＮ−間ｔｉ小さくするため
にはビットラインの変化電圧△ｖ’４小さくし、ビット
ライン３．４の遊移時間（回後時間）を小さくする以外
に方法がない。 しかし、第１図に示した回路では、ビットライン３．４
０箱、圧をＮチャネルのＭＯ８型トランジスタのゲート
で受けているため、蕩移電圧△ｖ’１大きく取る必快が
あった。すなわち、ＭＯ８型トランジスタのコンダクタ
ンスＧｍ″ｆ、大きくしようとすると、その寸法が大き
くなってしまうため、集積度を上げるためにはこれを低
く抑えざるをえず、必然的に港移゛亀圧△Ｖを大きくせ
ざるをえない。 従って、微小電流を検出することが極めてＩ′ｉＮがし
いという欠点を有していた。しかｔ 、ビットライン３
．４の′ロラ：位は電源電圧ＶＤＤ付近で変化するよう
構成されているためセンスアンプ２のもつとも感度の良
いスレシホルド電圧■ｔ１□付近からは大幅にばづれで
動作（−ているという問題もあった。 この様な欠点を解決するために、定ｔＺＩ流隙用のトラ
ンジスタ１０のコンダクタンスを抑えたり、センス用ト
ランジスタの負荷にＰチャネルトランジスタな採用する
等の手段を構じていた。しかし、前者の対策はセンス用
トランジスタのドレイン−流を減少させることになシ、
一方１々堝。の対策は特性的に劣るＰチャネルＭＯ８）
ランジスタ？：ＮチャネルＭＯＳトランジスタの代シに
使用することになるので、高速動作に関して問題があっ
た。 また、第２図に示す様な、エミッタカップル帖のバイポ
ーラＮＰＮ）ランジスタを用いてセンスアンプを構成す
ることが考えら力、る。この場合、各ビットラインの′
電位差△ｖ４各々のベースに受けるように構成している
。 ここで、商血位側のビットラインを流れる電流を工■と
し、低電流側のビットラインに流れる電流を工りとしｆ
Ｃ，場合に、その比は、工Ｖ工り二ｅｘｐ （−￥−・
△■） ・・・・・印１・・ （２）で表わされる。従
って、例えば−二２５ｍＶ、△Ｖ＝０．４ＶとすればＩ
Ｈ／ＩＬ＝１０７とｈる。 また、負荷抵抗Ｒを介して取出される出力電圧ＶＯＨｓ
ＶＯＬの差は、 ＶＯＨ−ＶＯＬ ＝ Ｒ（工Ｈ−工ｈ）−：Ｒ工Ｈ＝Ｒ
ニー（３）となる。 以上から分かる様に、ビットラインの電位差を感知する
ためにバイポーラトランジスタを用いると、そのコレク
タ電流の電流差から極めて感就良くレベル変化を検出す
ることができる。 しかし、この様なバイポーラトランジスタを用いたセン
スアンプを半導体記憶装置に用いると次の様な欠点があ
る。すなわち、センスアンプを構成するために多くの素
子を必硬とし、捷だ定電流源を構成するトランジスター
】の制御用の電源ＶＣＣＢが必要となる。更に、ビット
ライン検出用のトランジスタに供給するペース電流を犬
きくとれないこととなる。 従って、（３）式に示す様に出力電圧の差を大きく取る
ために負荷抵抗Ｒを大きくしなければならず、これに伴
い大面積の抵抗領域を必要とすることになる。これは半
導体記憶装置の集積度を劣化させ望ましくない。 〔発明の目的〕 この発明は、バイポーラトランジスタの高増幅特性とＭ
ＯＳ ）ランジスクの高インピーダンス、及び高集積度
性とな組合せた高性能のセンスアンプを提供することを
目的とする。 〔発明の概要〕 この目的を達成するため、この発明によれば、一対のト
ランジスタの一端を共通接続して定電流源に接続し、池
の一端にそれぞれ負荷を接続し、制御端子に印加された
入力電圧を感知して出力する半導体記憶装置のセンスア
ンプにおいて、前記一対のトランジスタはバイポーラト
ランジスタであり、前記負荷はＭＯＳ ）ランジヌタで
あり、前記定電流源はＭＯＳトランジスタであるように
構成し、前記バイポーラトランジスタと前記負荷ＭＯ８
）ランジスタとの接続点から出力電圧を得るようにする
。 〔発明の実施例〕 以下、添付図面に従ってこの発明の詳細な説明する。 第３図はこの発明の実施例を示す回路図であシ、エミッ
タカップル型のバイポーラＮＰＮ ）ランジスタ１５．
１５’を用いビットライン３．４ケ検出するように構成
されている。また、定電流源？：構成するトランジスタ
としてＮチャネルＭＯＳ ）ランジスタ１４が用いられ
、トランジスタ１５．１５’の負荷としてＰチャネルＭ
Ｏ８）ランジスタ１３．１−３”ｉ用いている。 この様に、負荷や定電流源にＭＯＳ ）ランジスタを用
いたのは占有面積が低いにもかかわらずその内部インピ
ーダンスが高いという利点を利用したためである。尚、
負荷に用いるＭＯＳ ）ランジスタは遷移電圧ｖｔｈに
よる電圧降下を少なくするためＰチャネルＭＯ８）ラン
ジスタを用いるのが望ましい。 以上におりる第３図の例では、ＭＯＳトランジスタは負
荷にはＰチャネル型を、定電流源にけＮチャネル型をそ
れぞれ用いているが、バイアス方向さえ考慮すればそれ
ぞれ逆導電型のＭＯＳ ）ランジスタを採用することが
できるのはいうまでもない。 次に、この実施例の動作について説明する。 一般に、ＭＯＳトランジスタのゲート・ソース間′「↓
１圧ＶＧｓｋ一定として、ドレイン電流よりとドレイン
ソース間電圧ＶＤ６１の関係は第４図で示す様である。 ここで、飽和ドレイン′屯流Ｉ Ｄ ｍａｘの値はＲ′
ｆｆ：、 ■Ｄｍａｘ＝β（ｖＧＳ−ｖｔｈ）′°゛０°°°°゛
０°゛（４）で表わされる。ただし、Ｉ＝μＯＧ Ｌで
ある。 ここで、バイポーラトランジスタは飽和領域で使用する
と少数キャリアの蓄積効果のため動作スピードが大幅に
損なわれてしまう。そこで、電圧検出用のトランジスタ
１５．１５’を非飽和の状態で使用する必要があシ、こ
のためにはコレクタ′ｈ１位がベース宵２位より極端に
降下しないように設計する必要がある。 従って、負荷のＭＯＳトランジスタ１３．１３’は第４
図に示し友非飽和領！ｉ＋Ｑすなわち線形領域で動作さ
せる必敦がある。すなわち、ｍｂ作点をＡ点ではなくＢ
点付近に設定する必要がある。そこで、定電流源全構成
するＭＯＳトランジスタ１４の飽和ドレイン電流を負荷
ＭＯ８）ランジスタ１３．１３’の飽和ドレイン電流よ
シ低く選ぶことが高速化の条件となる。 この関係を式で表わすと、負荷ＭＯＳトランジスタ１３
．１３’のβの値ｆ ／’ Ｌ ｓ定電流電源用のＭＯ
Ｓ トランジスタ１４のＩの値’に／１０として、βＬ
（ＶＧＳ 、 Ｌ−Ｖｔｈ 、Ｌ）” ＞Ｉａ （Ｖ
ＧＳ 、 ｃ−Ｖｔｈ 、ｃ）”°−（５）の関係が成
立するようにする。ただし、■ｏＳＬ及びＶＧＳ Ｏは
それぞれトランジスタ１３．１３’及びトランジスタ１
４のゲート・ソース間を圧、ｖｔｈ Ｌ及びＶｔｈ ｃ
Ｉｔ：ｌそれぞれスレシホルド電圧である。 尚１ ここで、 ＶＧＳ、Ｌ””ＶＧＳ、Ｃ”ＶＤＤ
〜 Ｖｔｈ 、 Ｌ”’ｖｔｈｃとすれば、 ７ｙＬ＞＞βＣ・・・・・・・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・ （６）となる
。これは、負＜：１ ＭＯＳ ’ｐランジスタ１３．１
３’のコンダクタンスＧｎｌＬを定電流源用トランジス
タ１４のコンダクタンスＧｍ０より犬きく設定しなけれ
ばならないことを意味する。 ただし、コンダクタンスＧＩ１１ｃを余り小さくすると
トランジスタ１５．１５’のコレクタから取出される出
力電圧の振幅を犬きくとることができなくなるので適当
な値を選ぶ必要がある。 第５図は、以上の様なセンスアンプ（ただし、ＧｍＬ／
Ｇｍｃ ”” ４とした）の入力′電圧を変化させた
場合の出力電圧の変化を過歿解析シミュレーションによ
シ求め′ｆｃ％性図である。同図（ａ）ｉＪこの発明に
よる出力電圧の波形図、（ｂ」図（ｂ）は第１図に示す
従来のセンスアンプの出力電圧波形図、同図（ｃ）は人
力霜、圧の変化を示す波形図であイ・。 これらから明らかな様に、この発明によるセンスアンプ
ではビットラインの増幅度及び応答過度が大幅に改善さ
れることが分かる。 第６図はこの発明の第２の夫施・Ｉ＋１を示すものであ
る。この実施例によれば、ビットラインの電圧検出用の
トランジスタ１５．１５’をダーリントン」接続により
構成している。 この様に、ダーリントン接続を用いた場合には、入力ベ
ース電流を大幅に減少させることができ、しかも入力を
高インピーダンスにできる。また、ベース・エミッタ間
の順方向電圧降下分ＶｆだけＮＰＮ ）ランジスタの飽
和マージンが上がるため、出力電圧を大きく取れるとい
う利点がある。 第７図は、第３図に示した′＝に施例をＭＯＳ型半導体
記憶装置に適用した加金の回路図を示すものである。同
図によれば、ビットライン３．４に対してＰチャネルＭ
Ｏ８％のプリチャージトランジスタ５．５′が接続され
、また、負荷ＭＯ８）ランジスタ１３．１３’はコラム
チコード信号によυ制御されるトランスファゲート２０
に介しでぶトランジスタのコレクタに接続されている。 更に、レベルシフトのためのＭＯＳ ）ランジスタ１９
によｐビットライン３．４が比較的電源電圧ＶＤＤより
低い電圧で動作するようにしである。このことによシ、
センスアンプの出力電圧差ケ大きくとることができ、セ
ンスラインから出力端１７までのグー）１６の段数を減
らすことができるので、その分高速化が図れることどな
る。 尚、以上の説明においてはビットラインの検出１＋ｊ
トランジスタ１５．１５１をＮＰＮ トランジスタとし
てＱ成した場合について説明したが、ＰＮＰ）ランジス
タとしてもよいのｋまもちろんのことである。このｉ合
、定電流源用トランジスタ１４及び負荷ＭＯＳトランジ
スタ１３．１３’の極性を合わせる必要がある。 第８図は、半導体集積回路によって第３０で示すセンス
アンプの片ｌｉｔ ’ｒ、芙現する場合の構成図を示す
ものである。 同１’＜ｊ Ｋよれば、Ｐ型シリコン基板２１内（ｆご
、負荷トランジスタ１３、定Ｗ ？７ｉｉ、源用トラン
ジスタ１４、及び１次出用トランジスタＪ５が形成され
ている。すなわち、負イ釘トランジスタ１３はＮ型ウェ
ル２２内１ｒ（ｐ藺領Ｊ４トを形成することでソースＳ
及びドレインＤを形成し、また定電流諒用トランジスタ
１４は基板２１の表面に直接ｎハ１シ領域を形成するこ
とでソースＳ及びドレインＤを形成し、更に検出用トラ
ンジスタ１１５はＮ型ウェル２３をコレクタＣとし、こ
のウェル２３内のＰξり領域をベースＢに、このＰ型領
域内のＮ型伸域をエミッタＥにするようにして形成する
。 この様な構成は、周知のＣ！ＭＯＳプロセスを採用する
ことによシ比較的容易に形成し且つ集積化できる。 〔発明の効呆〕 この発明は、以上の株に電圧感知に使用するトランジス
タをバイポーラトランジスタとし、またその負荷用のト
ランジスタ及び定電流回路をＭＯＳトランジスタとする
ことによシ、ビットラインの電圧差が微小な場合でもそ
の変化を高速に感知し、しかも高増幅龍で出力すること
ができるような半導体記憶装置のセンスアンプを提供す
ることができる。
の寸法、特に幅Ｗはできるだけ小さくしなければならな
いため、ビットライン３．４に流れる電流工は小さくな
ってしまう。また、高集積化のためにトランスファゲー
ト用トランジスタ６を多数接続する場合には、そのドレ
インと基板との間に形成される接合容量によるビットラ
イン容量８．９が増加する。 従って、（１）式に基づいてＮ−間ｔｉ小さくするため
にはビットラインの変化電圧△ｖ’４小さくし、ビット
ライン３．４の遊移時間（回後時間）を小さくする以外
に方法がない。 しかし、第１図に示した回路では、ビットライン３．４
０箱、圧をＮチャネルのＭＯ８型トランジスタのゲート
で受けているため、蕩移電圧△ｖ’１大きく取る必快が
あった。すなわち、ＭＯ８型トランジスタのコンダクタ
ンスＧｍ″ｆ、大きくしようとすると、その寸法が大き
くなってしまうため、集積度を上げるためにはこれを低
く抑えざるをえず、必然的に港移゛亀圧△Ｖを大きくせ
ざるをえない。 従って、微小電流を検出することが極めてＩ′ｉＮがし
いという欠点を有していた。しかｔ 、ビットライン３
．４の′ロラ：位は電源電圧ＶＤＤ付近で変化するよう
構成されているためセンスアンプ２のもつとも感度の良
いスレシホルド電圧■ｔ１□付近からは大幅にばづれで
動作（−ているという問題もあった。 この様な欠点を解決するために、定ｔＺＩ流隙用のトラ
ンジスタ１０のコンダクタンスを抑えたり、センス用ト
ランジスタの負荷にＰチャネルトランジスタな採用する
等の手段を構じていた。しかし、前者の対策はセンス用
トランジスタのドレイン−流を減少させることになシ、
一方１々堝。の対策は特性的に劣るＰチャネルＭＯ８）
ランジスタ？：ＮチャネルＭＯＳトランジスタの代シに
使用することになるので、高速動作に関して問題があっ
た。 また、第２図に示す様な、エミッタカップル帖のバイポ
ーラＮＰＮ）ランジスタを用いてセンスアンプを構成す
ることが考えら力、る。この場合、各ビットラインの′
電位差△ｖ４各々のベースに受けるように構成している
。 ここで、商血位側のビットラインを流れる電流を工■と
し、低電流側のビットラインに流れる電流を工りとしｆ
Ｃ，場合に、その比は、工Ｖ工り二ｅｘｐ （−￥−・
△■） ・・・・・印１・・ （２）で表わされる。従
って、例えば−二２５ｍＶ、△Ｖ＝０．４ＶとすればＩ
Ｈ／ＩＬ＝１０７とｈる。 また、負荷抵抗Ｒを介して取出される出力電圧ＶＯＨｓ
ＶＯＬの差は、 ＶＯＨ−ＶＯＬ ＝ Ｒ（工Ｈ−工ｈ）−：Ｒ工Ｈ＝Ｒ
ニー（３）となる。 以上から分かる様に、ビットラインの電位差を感知する
ためにバイポーラトランジスタを用いると、そのコレク
タ電流の電流差から極めて感就良くレベル変化を検出す
ることができる。 しかし、この様なバイポーラトランジスタを用いたセン
スアンプを半導体記憶装置に用いると次の様な欠点があ
る。すなわち、センスアンプを構成するために多くの素
子を必硬とし、捷だ定電流源を構成するトランジスター
】の制御用の電源ＶＣＣＢが必要となる。更に、ビット
ライン検出用のトランジスタに供給するペース電流を犬
きくとれないこととなる。 従って、（３）式に示す様に出力電圧の差を大きく取る
ために負荷抵抗Ｒを大きくしなければならず、これに伴
い大面積の抵抗領域を必要とすることになる。これは半
導体記憶装置の集積度を劣化させ望ましくない。 〔発明の目的〕 この発明は、バイポーラトランジスタの高増幅特性とＭ
ＯＳ ）ランジスクの高インピーダンス、及び高集積度
性とな組合せた高性能のセンスアンプを提供することを
目的とする。 〔発明の概要〕 この目的を達成するため、この発明によれば、一対のト
ランジスタの一端を共通接続して定電流源に接続し、池
の一端にそれぞれ負荷を接続し、制御端子に印加された
入力電圧を感知して出力する半導体記憶装置のセンスア
ンプにおいて、前記一対のトランジスタはバイポーラト
ランジスタであり、前記負荷はＭＯＳ ）ランジヌタで
あり、前記定電流源はＭＯＳトランジスタであるように
構成し、前記バイポーラトランジスタと前記負荷ＭＯ８
）ランジスタとの接続点から出力電圧を得るようにする
。 〔発明の実施例〕 以下、添付図面に従ってこの発明の詳細な説明する。 第３図はこの発明の実施例を示す回路図であシ、エミッ
タカップル型のバイポーラＮＰＮ ）ランジスタ１５．
１５’を用いビットライン３．４ケ検出するように構成
されている。また、定電流源？：構成するトランジスタ
としてＮチャネルＭＯＳ ）ランジスタ１４が用いられ
、トランジスタ１５．１５’の負荷としてＰチャネルＭ
Ｏ８）ランジスタ１３．１−３”ｉ用いている。 この様に、負荷や定電流源にＭＯＳ ）ランジスタを用
いたのは占有面積が低いにもかかわらずその内部インピ
ーダンスが高いという利点を利用したためである。尚、
負荷に用いるＭＯＳ ）ランジスタは遷移電圧ｖｔｈに
よる電圧降下を少なくするためＰチャネルＭＯ８）ラン
ジスタを用いるのが望ましい。 以上におりる第３図の例では、ＭＯＳトランジスタは負
荷にはＰチャネル型を、定電流源にけＮチャネル型をそ
れぞれ用いているが、バイアス方向さえ考慮すればそれ
ぞれ逆導電型のＭＯＳ ）ランジスタを採用することが
できるのはいうまでもない。 次に、この実施例の動作について説明する。 一般に、ＭＯＳトランジスタのゲート・ソース間′「↓
１圧ＶＧｓｋ一定として、ドレイン電流よりとドレイン
ソース間電圧ＶＤ６１の関係は第４図で示す様である。 ここで、飽和ドレイン′屯流Ｉ Ｄ ｍａｘの値はＲ′
ｆｆ：、 ■Ｄｍａｘ＝β（ｖＧＳ−ｖｔｈ）′°゛０°°°°゛
０°゛（４）で表わされる。ただし、Ｉ＝μＯＧ Ｌで
ある。 ここで、バイポーラトランジスタは飽和領域で使用する
と少数キャリアの蓄積効果のため動作スピードが大幅に
損なわれてしまう。そこで、電圧検出用のトランジスタ
１５．１５’を非飽和の状態で使用する必要があシ、こ
のためにはコレクタ′ｈ１位がベース宵２位より極端に
降下しないように設計する必要がある。 従って、負荷のＭＯＳトランジスタ１３．１３’は第４
図に示し友非飽和領！ｉ＋Ｑすなわち線形領域で動作さ
せる必敦がある。すなわち、ｍｂ作点をＡ点ではなくＢ
点付近に設定する必要がある。そこで、定電流源全構成
するＭＯＳトランジスタ１４の飽和ドレイン電流を負荷
ＭＯ８）ランジスタ１３．１３’の飽和ドレイン電流よ
シ低く選ぶことが高速化の条件となる。 この関係を式で表わすと、負荷ＭＯＳトランジスタ１３
．１３’のβの値ｆ ／’ Ｌ ｓ定電流電源用のＭＯ
Ｓ トランジスタ１４のＩの値’に／１０として、βＬ
（ＶＧＳ 、 Ｌ−Ｖｔｈ 、Ｌ）” ＞Ｉａ （Ｖ
ＧＳ 、 ｃ−Ｖｔｈ 、ｃ）”°−（５）の関係が成
立するようにする。ただし、■ｏＳＬ及びＶＧＳ Ｏは
それぞれトランジスタ１３．１３’及びトランジスタ１
４のゲート・ソース間を圧、ｖｔｈ Ｌ及びＶｔｈ ｃ
Ｉｔ：ｌそれぞれスレシホルド電圧である。 尚１ ここで、 ＶＧＳ、Ｌ””ＶＧＳ、Ｃ”ＶＤＤ
〜 Ｖｔｈ 、 Ｌ”’ｖｔｈｃとすれば、 ７ｙＬ＞＞βＣ・・・・・・・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・ （６）となる
。これは、負＜：１ ＭＯＳ ’ｐランジスタ１３．１
３’のコンダクタンスＧｎｌＬを定電流源用トランジス
タ１４のコンダクタンスＧｍ０より犬きく設定しなけれ
ばならないことを意味する。 ただし、コンダクタンスＧＩ１１ｃを余り小さくすると
トランジスタ１５．１５’のコレクタから取出される出
力電圧の振幅を犬きくとることができなくなるので適当
な値を選ぶ必要がある。 第５図は、以上の様なセンスアンプ（ただし、ＧｍＬ／
Ｇｍｃ ”” ４とした）の入力′電圧を変化させた
場合の出力電圧の変化を過歿解析シミュレーションによ
シ求め′ｆｃ％性図である。同図（ａ）ｉＪこの発明に
よる出力電圧の波形図、（ｂ」図（ｂ）は第１図に示す
従来のセンスアンプの出力電圧波形図、同図（ｃ）は人
力霜、圧の変化を示す波形図であイ・。 これらから明らかな様に、この発明によるセンスアンプ
ではビットラインの増幅度及び応答過度が大幅に改善さ
れることが分かる。 第６図はこの発明の第２の夫施・Ｉ＋１を示すものであ
る。この実施例によれば、ビットラインの電圧検出用の
トランジスタ１５．１５’をダーリントン」接続により
構成している。 この様に、ダーリントン接続を用いた場合には、入力ベ
ース電流を大幅に減少させることができ、しかも入力を
高インピーダンスにできる。また、ベース・エミッタ間
の順方向電圧降下分ＶｆだけＮＰＮ ）ランジスタの飽
和マージンが上がるため、出力電圧を大きく取れるとい
う利点がある。 第７図は、第３図に示した′＝に施例をＭＯＳ型半導体
記憶装置に適用した加金の回路図を示すものである。同
図によれば、ビットライン３．４に対してＰチャネルＭ
Ｏ８％のプリチャージトランジスタ５．５′が接続され
、また、負荷ＭＯ８）ランジスタ１３．１３’はコラム
チコード信号によυ制御されるトランスファゲート２０
に介しでぶトランジスタのコレクタに接続されている。 更に、レベルシフトのためのＭＯＳ ）ランジスタ１９
によｐビットライン３．４が比較的電源電圧ＶＤＤより
低い電圧で動作するようにしである。このことによシ、
センスアンプの出力電圧差ケ大きくとることができ、セ
ンスラインから出力端１７までのグー）１６の段数を減
らすことができるので、その分高速化が図れることどな
る。 尚、以上の説明においてはビットラインの検出１＋ｊ
トランジスタ１５．１５１をＮＰＮ トランジスタとし
てＱ成した場合について説明したが、ＰＮＰ）ランジス
タとしてもよいのｋまもちろんのことである。このｉ合
、定電流源用トランジスタ１４及び負荷ＭＯＳトランジ
スタ１３．１３’の極性を合わせる必要がある。 第８図は、半導体集積回路によって第３０で示すセンス
アンプの片ｌｉｔ ’ｒ、芙現する場合の構成図を示す
ものである。 同１’＜ｊ Ｋよれば、Ｐ型シリコン基板２１内（ｆご
、負荷トランジスタ１３、定Ｗ ？７ｉｉ、源用トラン
ジスタ１４、及び１次出用トランジスタＪ５が形成され
ている。すなわち、負イ釘トランジスタ１３はＮ型ウェ
ル２２内１ｒ（ｐ藺領Ｊ４トを形成することでソースＳ
及びドレインＤを形成し、また定電流諒用トランジスタ
１４は基板２１の表面に直接ｎハ１シ領域を形成するこ
とでソースＳ及びドレインＤを形成し、更に検出用トラ
ンジスタ１１５はＮ型ウェル２３をコレクタＣとし、こ
のウェル２３内のＰξり領域をベースＢに、このＰ型領
域内のＮ型伸域をエミッタＥにするようにして形成する
。 この様な構成は、周知のＣ！ＭＯＳプロセスを採用する
ことによシ比較的容易に形成し且つ集積化できる。 〔発明の効呆〕 この発明は、以上の株に電圧感知に使用するトランジス
タをバイポーラトランジスタとし、またその負荷用のト
ランジスタ及び定電流回路をＭＯＳトランジスタとする
ことによシ、ビットラインの電圧差が微小な場合でもそ
の変化を高速に感知し、しかも高増幅龍で出力すること
ができるような半導体記憶装置のセンスアンプを提供す
ることができる。
第１図は従来のセンスアンプ及びその周辺回路図、第２
図は従来の能のセンスアンプの回路図、第３図はこの発
明のｋ １ｊｉ１５例の回路図、第４あけＭＯＳ）ラン
ジスタのドレイン・ソース間電圧とド１／イン電流との
関係を丞した図、第５図は入出力電圧の変化を示す特性
図、第６図はこの発明の第２の夫か１例を示す回路図、
第７図はこの発明によるセンスアンフケＭｏ５ｒＢ２記
憶装置に適用した。９力合の例示説明図、第８図は第３
図の笑ば例の一部をシリコン本板内に笑現した場合の攬
成因で必る。 ３．４・・・ビットライン、１３．１３１・・・狛〈［
トランジスタ、１４・・・定電流源用トランジスタ、１
５．１５’・・・侠出用トランジスタ。 出願人代理人 猪 股 清
図は従来の能のセンスアンプの回路図、第３図はこの発
明のｋ １ｊｉ１５例の回路図、第４あけＭＯＳ）ラン
ジスタのドレイン・ソース間電圧とド１／イン電流との
関係を丞した図、第５図は入出力電圧の変化を示す特性
図、第６図はこの発明の第２の夫か１例を示す回路図、
第７図はこの発明によるセンスアンフケＭｏ５ｒＢ２記
憶装置に適用した。９力合の例示説明図、第８図は第３
図の笑ば例の一部をシリコン本板内に笑現した場合の攬
成因で必る。 ３．４・・・ビットライン、１３．１３１・・・狛〈［
トランジスタ、１４・・・定電流源用トランジスタ、１
５．１５’・・・侠出用トランジスタ。 出願人代理人 猪 股 清
Claims (1)
- 【特許請求の範囲】 １、一対のトランジスタの一端を共通接続して定−流源
に接続し、曲の一端にそれぞれ負荷を接続し、制御端子
に印加された入力電圧を感知して出力する半導体記憶装
置のセンスアンプにおいて、前記一対のトランジスタは
バイポーラトランジスタであり、前記負荷はＭＯＳトラ
ンジスタであυ、前記定電流源はＭＯＳトランジスタで
あるように構成し、前記バイポーラトランジスタと前記
負荷Ｍ６Ｓ ）ランジスタとの接続点から出力電圧を得
るようにして成る半々を体記憶装置のセンスアンプ。 ２特許請求の範囲第１項記載のセンスアンプにおいて、
前記バイポーラトランジスタは一心’ｒｈ。 型の半導体基板内に形成した逆導′１近席ワエルをコレ
クタとするようにして成る半導体記憶装置のセンスアン
プ。 ３、特許請求の範囲第１項記載のセンスアンプにおいて
、前記負荷ＭＯ８）ランジスタのコンダクタンスが前記
定電流源ＭＯ８）ランジスタのそれよシ大きいようにし
て成る半導体記憶装置のセンスアンプ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57144235A JPH0648595B2 (ja) | 1982-08-20 | 1982-08-20 | 半導体記憶装置のセンスアンプ |
| EP83304743A EP0102218B1 (en) | 1982-08-20 | 1983-08-16 | Sense amplifier circuit for semiconductor memory |
| DE8383304743T DE3381762D1 (de) | 1982-08-20 | 1983-08-16 | Leseverstaerkerschaltung fuer eine halbleiterspeicheranordnung. |
| US06/850,082 US4658159A (en) | 1982-08-20 | 1986-04-09 | Sense amplifier circuit for semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57144235A JPH0648595B2 (ja) | 1982-08-20 | 1982-08-20 | 半導体記憶装置のセンスアンプ |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1214447A Division JPH0740434B2 (ja) | 1989-08-21 | 1989-08-21 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5934656A true JPS5934656A (ja) | 1984-02-25 |
| JPH0648595B2 JPH0648595B2 (ja) | 1994-06-22 |
Family
ID=15357387
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57144235A Expired - Lifetime JPH0648595B2 (ja) | 1982-08-20 | 1982-08-20 | 半導体記憶装置のセンスアンプ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4658159A (ja) |
| EP (1) | EP0102218B1 (ja) |
| JP (1) | JPH0648595B2 (ja) |
| DE (1) | DE3381762D1 (ja) |
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1983
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- 1983-08-16 DE DE8383304743T patent/DE3381762D1/de not_active Expired - Lifetime
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1986
- 1986-04-09 US US06/850,082 patent/US4658159A/en not_active Expired - Lifetime
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Also Published As
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|---|---|
| DE3381762D1 (de) | 1990-08-30 |
| JPH0648595B2 (ja) | 1994-06-22 |
| EP0102218B1 (en) | 1990-07-25 |
| US4658159A (en) | 1987-04-14 |
| EP0102218A3 (en) | 1986-03-19 |
| EP0102218A2 (en) | 1984-03-07 |
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