JPS5933549A - Ｃｍｏｓ形１チツプマイクロプロセツサ - Google Patents
Ｃｍｏｓ形１チツプマイクロプロセツサInfo
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- JPS5933549A JPS5933549A JP57143708A JP14370882A JPS5933549A JP S5933549 A JPS5933549 A JP S5933549A JP 57143708 A JP57143708 A JP 57143708A JP 14370882 A JP14370882 A JP 14370882A JP S5933549 A JPS5933549 A JP S5933549A
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
- G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/24—Resetting means
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はホールド制御用外部端子を有するＣＭＯ８形
ｌチップマイクロプロセッサに関する。
ｌチップマイクロプロセッサに関する。
０ＭＯ８形のマイクロプロセッサにおけるホールド機能
とは、ＣＭＯ８回路の消費電力特性を利用した低消費電
力化のための機能である。ここで０Ｍ０８回路の消費電
力特性について説明する。第】図（ａ）ＦｉＰチャネル
ＭＯ８ＦＥＴ ＱｐおよびＮチャネルＭＯ８ＦＥＴ Ｑ
Ｎからなる（、’ＭＯＳインバータの回路図であり、第
１１ソ１（ｂ）は両へり０８ＦＥＴをスイッチｓＰｌ
ｓＮに置き替えて表現した等価回路図である。なお、第
１１ン）（ａ） 、 （ｂ）中の容Ｊｉ４．ＣＬは寄生
容量である。いま第１図（、）のＣＭＯＳインバータに
入力信号として第２図建水すような電圧ｖｉを与える。
とは、ＣＭＯ８回路の消費電力特性を利用した低消費電
力化のための機能である。ここで０Ｍ０８回路の消費電
力特性について説明する。第】図（ａ）ＦｉＰチャネル
ＭＯ８ＦＥＴ ＱｐおよびＮチャネルＭＯ８ＦＥＴ Ｑ
Ｎからなる（、’ＭＯＳインバータの回路図であり、第
１１ソ１（ｂ）は両へり０８ＦＥＴをスイッチｓＰｌ
ｓＮに置き替えて表現した等価回路図である。なお、第
１１ン）（ａ） 、 （ｂ）中の容Ｊｉ４．ＣＬは寄生
容量である。いま第１図（、）のＣＭＯＳインバータに
入力信号として第２図建水すような電圧ｖｉを与える。
ＣＭＯＳインバータでは入力ＭＩ：ＥＥＶＩの立ち上が
りや立ち下がシの時にのみ、第１図（ｂ）中央部で示す
ようなＣＬの充電′電流あるいは放電電流が流れる。そ
していま上記充電電流の方向を正極性、放電電流の方向
を負極性とする、と、このＣＭＯＳインバータには第２
図の波形図に示すようなタイミングで電流ｆ。が流れる
。一方、上記ＣＭＯＳインバータで消費される電力は、
上部出力電圧Ｖ。と電流ｉｏとの積で与えられるため、
この消費電力Ｐ。は第２図に示すようになる、また平均
電力は第２図中破線で示すようなレベルとなる。すなわ
ち、０Ｍ０８回路では、スイッチングの際に容量の充放
電電流が流れて電力が消費される。したがって、これを
いいかえれば、静止状態における消費電力はリーク成分
を除けば０にすることができる。
りや立ち下がシの時にのみ、第１図（ｂ）中央部で示す
ようなＣＬの充電′電流あるいは放電電流が流れる。そ
していま上記充電電流の方向を正極性、放電電流の方向
を負極性とする、と、このＣＭＯＳインバータには第２
図の波形図に示すようなタイミングで電流ｆ。が流れる
。一方、上記ＣＭＯＳインバータで消費される電力は、
上部出力電圧Ｖ。と電流ｉｏとの積で与えられるため、
この消費電力Ｐ。は第２図に示すようになる、また平均
電力は第２図中破線で示すようなレベルとなる。すなわ
ち、０Ｍ０８回路では、スイッチングの際に容量の充放
電電流が流れて電力が消費される。したがって、これを
いいかえれば、静止状態における消費電力はリーク成分
を除けば０にすることができる。
０ＭＯ８形のマイクロプロセッサではこの特性を利用し
て、動作を停止させるとき（ホールド動作）は内蔵して
いる発振回路を始めとする内部回路のスイッチング動作
をすべて停止させることによシ低消費電力化を計ってい
る。
て、動作を停止させるとき（ホールド動作）は内蔵して
いる発振回路を始めとする内部回路のスイッチング動作
をすべて停止させることによシ低消費電力化を計ってい
る。
ところで、マイクロプロセ、すが動作停止の状態から処
理を再開する場合、発振回路の発振動作が安定するまで
に所定の時間を夢するため、発掘が安定するまでは処理
を再開しないように工夫する必要がある。また再開後の
処理の方法には２種類ある。その１つはデータメモリを
除くメモリやレジスタ等を初期化することにより最初か
ら処理を始める方法である。他のものは停止する直前の
状態を保持しておき、その次の動作シーケンスから継続
して実行する方法である。上記いずれの方法もマイクロ
プロセッサに応用されているが、以下後者の方法による
ものをホールド動作と称する。
理を再開する場合、発振回路の発振動作が安定するまで
に所定の時間を夢するため、発掘が安定するまでは処理
を再開しないように工夫する必要がある。また再開後の
処理の方法には２種類ある。その１つはデータメモリを
除くメモリやレジスタ等を初期化することにより最初か
ら処理を始める方法である。他のものは停止する直前の
状態を保持しておき、その次の動作シーケンスから継続
して実行する方法である。上記いずれの方法もマイクロ
プロセッサに応用されているが、以下後者の方法による
ものをホールド動作と称する。
このホールド動作を１チツプのマイクロプロセッサに応
用する場合、従来ではホールド制御用外部端子に与えら
れる信号の論理レベルに呼応して動作を完全に停止させ
るようＫしている。
用する場合、従来ではホールド制御用外部端子に与えら
れる信号の論理レベルに呼応して動作を完全に停止させ
るようＫしている。
このような動作を行なわせるための具体的な手段の１つ
としてハードウェアによる直接？ｔｊｌＪ御回路が各回
路これは上記端子の信号が低レベルになると動作を停止
し、また高レベル傾なると動作を再開するように予めハ
ードウェアを構成しておくものである。もう１つの具体
的な手段としては、上記端子の信号の論理レベルをソフ
トウェア的に認識することにょシホールド動作を起動し
、再開は端子の信号を検出するハードウェアで行なうも
のがある。すなわち、従来の応用ではいずれの場合でも
、ホールド動作はボールド制御用外部端子に入力される
信号にょシ基本的に制御されている。
としてハードウェアによる直接？ｔｊｌＪ御回路が各回
路これは上記端子の信号が低レベルになると動作を停止
し、また高レベル傾なると動作を再開するように予めハ
ードウェアを構成しておくものである。もう１つの具体
的な手段としては、上記端子の信号の論理レベルをソフ
トウェア的に認識することにょシホールド動作を起動し
、再開は端子の信号を検出するハードウェアで行なうも
のがある。すなわち、従来の応用ではいずれの場合でも
、ホールド動作はボールド制御用外部端子に入力される
信号にょシ基本的に制御されている。
上記のように従来では、１チツプのマイクロプロセッサ
におけるホールド動作は基本的にホールド制御用外部端
子の信号に基づいて制御されている７ため、次の様な応
用には不向きである。
におけるホールド動作は基本的にホールド制御用外部端
子の信号に基づいて制御されている７ため、次の様な応
用には不向きである。
第３図は従来のＣＭＯ８形１チップマイクロプロセッサ
を利用した装置のブロック図である。この装置はマイク
ロプロセッサ１ｏに設けられたホールド制御用外部端子
（ＨＯＬＤ信号入力端子）１ノに、外部に設けられた発
振回路２ｏがらのデユーティが５０チの発振出力を供給
し、これに応答してクロックやタイマ等の比較的短時間
で実行されるプログラム処理を一定周期で繰り返し行な
わせるようにしたものである。そして各処理結果は表示
器３ｏで順次表示されるようになっている。まだこの装
置では、端子１ノへの入力信号ＨＯＬＤが高レベルにな
ればプロセッサ１０が動作して所定のプログラム処理を
実行し、また低レベルになればホールド動作に入る。こ
の場合、上記所定のプログラム処理が極めて短時間で終
了しても、信号１１０ＬＤがホールド動作要求レベルに
なっていないので、マイクロプロセッサ１０の内部では
ダミー処理等を実行して動作していなければならない。
を利用した装置のブロック図である。この装置はマイク
ロプロセッサ１ｏに設けられたホールド制御用外部端子
（ＨＯＬＤ信号入力端子）１ノに、外部に設けられた発
振回路２ｏがらのデユーティが５０チの発振出力を供給
し、これに応答してクロックやタイマ等の比較的短時間
で実行されるプログラム処理を一定周期で繰り返し行な
わせるようにしたものである。そして各処理結果は表示
器３ｏで順次表示されるようになっている。まだこの装
置では、端子１ノへの入力信号ＨＯＬＤが高レベルにな
ればプロセッサ１０が動作して所定のプログラム処理を
実行し、また低レベルになればホールド動作に入る。こ
の場合、上記所定のプログラム処理が極めて短時間で終
了しても、信号１１０ＬＤがホールド動作要求レベルに
なっていないので、マイクロプロセッサ１０の内部では
ダミー処理等を実行して動作していなければならない。
第４図は上記動作におけるイ＾号１１０ＬＤとマイクロ
ッ０ロセツサ１０における消費電力Ｐ。との関係を示す
図である。すなわち、信号ＨＯＬＤが高レベルから低レ
ベルに立ち下がると、プログラムによシこのレベル変化
が検出され、消費電力Ｐ。
ッ０ロセツサ１０における消費電力Ｐ。との関係を示す
図である。すなわち、信号ＨＯＬＤが高レベルから低レ
ベルに立ち下がると、プログラムによシこのレベル変化
が検出され、消費電力Ｐ。
はＯになる。次に信号ＨＯＬＤがｉｊ７ルベルに立ち上
がると、まずマイクロプロセッサ１０に内蔵された内部
発振回路が動作を開始する。このとき、内部発振回路の
発振出力が安定するまで他の内部回路は動作をしないよ
うに＋１′・構成されているので、信号ＨＯＬＩ）が高
レベルに立ち上がった直後における消費電力は少々いも
のとなる。そして上記内部発振回路の発振出力が安定す
ると、他の内部回路も動作を開始するだめ消費電力Ｖ大
きなものとなる。この消費電力の大きな状態は、次に信
号＋（ＯＬＤが低レベルに立ち下がりこのレベレ変化が
検出されるまで続く。
がると、まずマイクロプロセッサ１０に内蔵された内部
発振回路が動作を開始する。このとき、内部発振回路の
発振出力が安定するまで他の内部回路は動作をしないよ
うに＋１′・構成されているので、信号ＨＯＬＩ）が高
レベルに立ち上がった直後における消費電力は少々いも
のとなる。そして上記内部発振回路の発振出力が安定す
ると、他の内部回路も動作を開始するだめ消費電力Ｖ大
きなものとなる。この消費電力の大きな状態は、次に信
号＋（ＯＬＤが低レベルに立ち下がりこのレベレ変化が
検出されるまで続く。
ところで、上記したように信号ｌ０ＬＤが高レベルに立
ち上がった後に、プロセッサ１０はクロックやタイマ等
のプログラム処理を実行するものである。ところが、こ
のような処理は極めて短時間で実行されるので、信号Ｈ
ＯＬＤが１自レベルとなっている期間のほとんどではダ
ミー処理等による無駄な電力が消費されていることにな
る。
ち上がった後に、プロセッサ１０はクロックやタイマ等
のプログラム処理を実行するものである。ところが、こ
のような処理は極めて短時間で実行されるので、信号Ｈ
ＯＬＤが１自レベルとなっている期間のほとんどではダ
ミー処理等による無駄な電力が消費されていることにな
る。
このように従来の１チツプマイクロプロセツサにおけ為
ホールド動作の応用では、無駄な電力が多く消費されて
しまうという欠点がある。
ホールド動作の応用では、無駄な電力が多く消費されて
しまうという欠点がある。
この発明は上記のような事情を考慮してなされたもので
あシ、その目的とするところは、ホールド制御用外部端
子を有するマイクロプロセッサにおいて、この端子に一
定周期の信号を供給し、この信号に呼応して所定のプロ
グラム処理を実行させる際の消費電力の低減化を計るこ
とができるＣＭＯ８形１チッゾマイクロプロセッサを提
供することにある。
あシ、その目的とするところは、ホールド制御用外部端
子を有するマイクロプロセッサにおいて、この端子に一
定周期の信号を供給し、この信号に呼応して所定のプロ
グラム処理を実行させる際の消費電力の低減化を計るこ
とができるＣＭＯ８形１チッゾマイクロプロセッサを提
供することにある。
上記目的を達成するだめこの発明にあっては、ホールド
制御用外部端子の信号とは無関係にプログラム処理状態
によシ任意にホールド動作を開始し、まだホールド動作
後の再起動は上記端子の信号の所定レベルへの反転に基
づいて行なうようにしている。
制御用外部端子の信号とは無関係にプログラム処理状態
によシ任意にホールド動作を開始し、まだホールド動作
後の再起動は上記端子の信号の所定レベルへの反転に基
づいて行なうようにしている。
〔発明の実施例〕
以下図面を参照してこの発明の一実施例を説明する。第
５図はこの発明に係るＣＭＯ８形１チップマイクロプロ
セッサの要部の構成を示す回路図である。図において５
１はホールド動作を制御するだめの信号ＨＯＬＤが供給
される外部端子である。この端子５１に供給される信号
ＨＯＬＤはインバータ５２を介して、セット・リセット
形のラッチ５３のリセット入力端に供給されるとともに
２人力のＮＯＲダート５４の一方入力端にも供給される
。また上記ラッチ５３の出力信号Ｑ１は上記ＮＯＲゲー
ト５４の他方入力端に供給される。
５図はこの発明に係るＣＭＯ８形１チップマイクロプロ
セッサの要部の構成を示す回路図である。図において５
１はホールド動作を制御するだめの信号ＨＯＬＤが供給
される外部端子である。この端子５１に供給される信号
ＨＯＬＤはインバータ５２を介して、セット・リセット
形のラッチ５３のリセット入力端に供給されるとともに
２人力のＮＯＲダート５４の一方入力端にも供給される
。また上記ラッチ５３の出力信号Ｑ１は上記ＮＯＲゲー
ト５４の他方入力端に供給される。
５５もセット・リセット形のラッチであり、このラッチ
５５のセット入力端には、プログラム処理を実行するこ
とにより発生するコマンド信号ＣＯＭ、が供給される。
５５のセット入力端には、プログラム処理を実行するこ
とにより発生するコマンド信号ＣＯＭ、が供給される。
同じくプログラム処理を実行することによシ発生するも
う１つのコマンド信号Ｃ０Ｍ２が前記ラッチ５３０セツ
ト入力端に供給される。そして上記ラッチ５５の出力信
号Ｑ２は３つの２人力のＡＮＤＮＯゲート。
う１つのコマンド信号Ｃ０Ｍ２が前記ラッチ５３０セツ
ト入力端に供給される。そして上記ラッチ５５の出力信
号Ｑ２は３つの２人力のＡＮＤＮＯゲート。
５７．５８それぞれの一方入力端およびクロック同期形
のラッチ５９のデータ入力端それぞれに供給されるとと
もにタイミングジェネレータ６０のリセット入力端にも
供給さノシる。
のラッチ５９のデータ入力端それぞれに供給されるとと
もにタイミングジェネレータ６０のリセット入力端にも
供給さノシる。
上記ＡＮＤケ”−ト５６の他方入力端には前記ＮＯＲゲ
ート５４の出力信号が供給され、このＡＮＤケ８−ト５
６の出力信号はセット・リセット形のラッチ６１のリセ
ット入力端に供給される。
ート５４の出力信号が供給され、このＡＮＤケ８−ト５
６の出力信号はセット・リセット形のラッチ６１のリセ
ット入力端に供給される。
また上１ｉＲＡＮＤ 、ｙ＋ −トｓ ７の他方入力端
には上記タイミングジェネレータ６０から出力されるタ
イミング信号ＴＧ２が供給される。そしてこのＡＮＤＮ
Ｏゲートの出力信号は上記ラッチ６ノのセット入力端に
供給される。さらにラッチ６１の出力信号Ｑｓは前記Ａ
ＮＤゲート５８の他方入力端に供給され、このＡＮＤゲ
ート５８の出方信号は発振回路６２に発振制御信号０８
ＣＲＥＳＥＴとして供給さカフる。
には上記タイミングジェネレータ６０から出力されるタ
イミング信号ＴＧ２が供給される。そしてこのＡＮＤＮ
Ｏゲートの出力信号は上記ラッチ６ノのセット入力端に
供給される。さらにラッチ６１の出力信号Ｑｓは前記Ａ
ＮＤゲート５８の他方入力端に供給され、このＡＮＤゲ
ート５８の出方信号は発振回路６２に発振制御信号０８
ＣＲＥＳＥＴとして供給さカフる。
上記発振回路６２は、そこに設けられている２つの外部
端子ｆ３３，６４間に外部振動子６５を接続するととも
に両端子６３．６４それぞれとアース電位との間にコン
デンサ６６．６７を接続した上で、上ａｃ発振制御信号
０ＳＣＲＥＳＥＴが低レベルに設定されると発振を開始
するように構成されている。そしてここで発生するクロ
ック信号ＣＬＫは前記タイミングジェネレータ６θに供
給されるとともに分周回路６８にも供給される。
端子ｆ３３，６４間に外部振動子６５を接続するととも
に両端子６３．６４それぞれとアース電位との間にコン
デンサ６６．６７を接続した上で、上ａｃ発振制御信号
０ＳＣＲＥＳＥＴが低レベルに設定されると発振を開始
するように構成されている。そしてここで発生するクロ
ック信号ＣＬＫは前記タイミングジェネレータ６θに供
給されるとともに分周回路６８にも供給される。
タイミングジェネレータ６θは上記クロック信号ＣＬＫ
から各種タイミング信号ＴＧ、〜ＴＧｎを発生するもの
であシ、このうちの信号ＴＧ。
から各種タイミング信号ＴＧ、〜ＴＧｎを発生するもの
であシ、このうちの信号ＴＧ。
は前記したようＶＣＡＮＤグーｊ・５７に供給される。
さらに上記タイミング信号ＴＧ２は前記ラッチ５９のク
ロック入力端にも供給される。そしてラッチ５９の出力
信号Ｄ！はワンショット回路６９を介して前記分周回路
６８のリセット入力端に供給される。
ロック入力端にも供給される。そしてラッチ５９の出力
信号Ｄ！はワンショット回路６９を介して前記分周回路
６８のリセット入力端に供給される。
分周回路６８は前記クロック信号ＣＬＫを順次分周する
縦続接続された複数個の分周段を有し、これら各分周段
の出力信号は並列的に選択回路７０に供給される。
縦続接続された複数個の分周段を有し、これら各分周段
の出力信号は並列的に選択回路７０に供給される。
７１．７２はそれぞれクロック同期形のラッチであシ、
この両ラッチ７１．７２のセット入力端には、フ０ログ
ラム処理を実行することにょ多発生する２ビツトのコマ
ンド信号Ｃ０Ｍ３゜ＣＯＭ、それぞれが供給される。さ
らに上ｎ（′２両ラッチ７１．７２のクロック入力端に
は、前記タイミングジェネレータ６θで発生する１つの
タイミング信号ＴＧＩが並列的に供給される。そしテ上
記両＊ｙ ｆ−７７、７２ｏｕｒ 力信号Ｄｚ ｒＤｓ
はともに前記選択回路７θに供給される。
この両ラッチ７１．７２のセット入力端には、フ０ログ
ラム処理を実行することにょ多発生する２ビツトのコマ
ンド信号Ｃ０Ｍ３゜ＣＯＭ、それぞれが供給される。さ
らに上ｎ（′２両ラッチ７１．７２のクロック入力端に
は、前記タイミングジェネレータ６θで発生する１つの
タイミング信号ＴＧＩが並列的に供給される。そしテ上
記両＊ｙ ｆ−７７、７２ｏｕｒ 力信号Ｄｚ ｒＤｓ
はともに前記選択回路７θに供給される。
選択回路７０は上記両信号Ｄ ｘ ＋ Ｄ ３の論理
状態援応じて、前記分周回路６８の１つの分周段の出力
信号を選択し、この信号は再起動信号ＲＥＳＴＡＲＴと
して前記ラッチ５５のリセット入力端に供給される。
状態援応じて、前記分周回路６８の１つの分周段の出力
信号を選択し、この信号は再起動信号ＲＥＳＴＡＲＴと
して前記ラッチ５５のリセット入力端に供給される。
次に上記構成でなる回路の作用を説明する。
いま、第６図のタイミングチャートに示すように、コマ
ンド信号ＣＯＭ、およびＣ０Ｍ２がニア°ログラム処理
により同時に高レベルに立ち上げられたとする。なお、
このタイミング時に信号ＨＯＬＤは尚レベルになってい
るとする。コマンド信号Ｃ０Ｍ１が丙レベルに立ち上が
るとラッチ５５がセットして、その出力信号Ｑ２は高レ
ベルに立ち上がる。一方、信号ＨＯＬＤは高レベルであ
り、インバータ５２の出力信号は低レベルになっている
ため、コマンド信号Ｃ０Ｍ２が高レベルに立ち上がると
ラッチ５３もセットして、その出力信号Ｑ１が高レベル
に立ち上がる。一方、このときＡＮＤダート５８の出力
信号０８ＣＲＥＳＥＴは低レベルになっているものとす
る。すると発振回路６２は発振していて、クロック信号
ＣＬＫを順次発生している。したがって、タイミングジ
ェネレータ６０も各種タイミング信号ＴＧ、〜ＴＧｎを
順次発生している。いま、上記信号Ｑ２が高レベルに立
ち上がった後にタイミング信号ＴＧ２がＡＮＤダート５
７に入力すると、ＡＮＤダート５７の出力信号はタイミ
ング信号ＴＧ、の期間中高レベルとなシ、これによって
ラッチ６）がセットする。するとこのラッチ６１の出力
信号Ｑ８は高レベルに立ち上がる。ラッチ６１の出力信
号Ｑｓが高レベルに立ち上がると、ＡＮＤダート５８の
論理が成立して、その出力信号０８ＣＲＥＳＰｉ：Ｔが
高レベルに立ち上が・る。するといままで発振していた
発振回路６２は発振を停止する。すなわち、発振回路６
２からのクロック信号ＣＬＫは、第６図に示すように信
号０８ＣＲＥＳＥＴが高レベルに立ち上がった後はその
振幅が順次小さなものとなシ最終的には直流レベルとな
る。
ンド信号ＣＯＭ、およびＣ０Ｍ２がニア°ログラム処理
により同時に高レベルに立ち上げられたとする。なお、
このタイミング時に信号ＨＯＬＤは尚レベルになってい
るとする。コマンド信号Ｃ０Ｍ１が丙レベルに立ち上が
るとラッチ５５がセットして、その出力信号Ｑ２は高レ
ベルに立ち上がる。一方、信号ＨＯＬＤは高レベルであ
り、インバータ５２の出力信号は低レベルになっている
ため、コマンド信号Ｃ０Ｍ２が高レベルに立ち上がると
ラッチ５３もセットして、その出力信号Ｑ１が高レベル
に立ち上がる。一方、このときＡＮＤダート５８の出力
信号０８ＣＲＥＳＥＴは低レベルになっているものとす
る。すると発振回路６２は発振していて、クロック信号
ＣＬＫを順次発生している。したがって、タイミングジ
ェネレータ６０も各種タイミング信号ＴＧ、〜ＴＧｎを
順次発生している。いま、上記信号Ｑ２が高レベルに立
ち上がった後にタイミング信号ＴＧ２がＡＮＤダート５
７に入力すると、ＡＮＤダート５７の出力信号はタイミ
ング信号ＴＧ、の期間中高レベルとなシ、これによって
ラッチ６）がセットする。するとこのラッチ６１の出力
信号Ｑ８は高レベルに立ち上がる。ラッチ６１の出力信
号Ｑｓが高レベルに立ち上がると、ＡＮＤダート５８の
論理が成立して、その出力信号０８ＣＲＥＳＰｉ：Ｔが
高レベルに立ち上が・る。するといままで発振していた
発振回路６２は発振を停止する。すなわち、発振回路６
２からのクロック信号ＣＬＫは、第６図に示すように信
号０８ＣＲＥＳＥＴが高レベルに立ち上がった後はその
振幅が順次小さなものとなシ最終的には直流レベルとな
る。
このとき、内部回路はすべてスイッチング動作を停止し
、ラッチや図示しないメモリ等は以前の信号をそのまま
保持している状態となる。したがって、このときに消費
される電力はリーク成分のみによるものだけであシ、低
消費電力状熊であるホールド動作状態となる。そしてこ
の状ルーはコマンド信号ＣＯＭｌ 、 ＣＯＭ２が低レ
ベルに立ち下がった後でも継続する。
、ラッチや図示しないメモリ等は以前の信号をそのまま
保持している状態となる。したがって、このときに消費
される電力はリーク成分のみによるものだけであシ、低
消費電力状熊であるホールド動作状態となる。そしてこ
の状ルーはコマンド信号ＣＯＭｌ 、 ＣＯＭ２が低レ
ベルに立ち下がった後でも継続する。
次にこの状態で端子５ノに供給される信号ｌ０ＬＤが低
レベルに立ち下がるものとする。するとラップ−５３が
リセットしてその出力信号Ｑ１が高レベルに反転するが
、ＮＯＲゲート５４の出力信号は以前の低レベルのまま
変化しない。
レベルに立ち下がるものとする。するとラップ−５３が
リセットしてその出力信号Ｑ１が高レベルに反転するが
、ＮＯＲゲート５４の出力信号は以前の低レベルのまま
変化しない。
次に信号ＨＯＬＤが高レベルに立ち上がる。このときラ
ッチ５３は既にリセットしていてその出力信号Ｑ＋は低
レベルに立ち下がっている。したがって信号ＨＯＬＤが
高レベルに立ち上がるとインバータ５２の出力信号は低
レベルに立チ下カリ、これに続いてＮＯＲケ゛−ト５４
の出力信号は高レベルに立ち上がる。このとき、ラッチ
５５の出力信号Ｑ２は高レベルを保持しているので、Ｎ
ＯＲダート５４の出力信号の立ち上がりに続いてＡＮＤ
ケ゛−ト５６の出力信号も高レベルに立ち上がる。これ
によりラッチ６ノはリセットしてその出力信号Ｑ３は低
レベルに立ち下がる。信るといままで停止していた発振
回路６２が動作を再開する。すなわち、発振回路６２か
らのクロ、り信号ＣＬＫは、第６図に示すようにその振
幅が順次大きなものとなっていく。
ッチ５３は既にリセットしていてその出力信号Ｑ＋は低
レベルに立ち下がっている。したがって信号ＨＯＬＤが
高レベルに立ち上がるとインバータ５２の出力信号は低
レベルに立チ下カリ、これに続いてＮＯＲケ゛−ト５４
の出力信号は高レベルに立ち上がる。このとき、ラッチ
５５の出力信号Ｑ２は高レベルを保持しているので、Ｎ
ＯＲダート５４の出力信号の立ち上がりに続いてＡＮＤ
ケ゛−ト５６の出力信号も高レベルに立ち上がる。これ
によりラッチ６ノはリセットしてその出力信号Ｑ３は低
レベルに立ち下がる。信るといままで停止していた発振
回路６２が動作を再開する。すなわち、発振回路６２か
らのクロ、り信号ＣＬＫは、第６図に示すようにその振
幅が順次大きなものとなっていく。
一方、前記ラッチ５５の出力信号Ｑ２が高レベルに立ち
上がった後にタイミング信号ＴＧ２が入力すると、ラッ
チ５９がセットしてその出力信号Ｄ１が高レベルに立ち
上がる。この信号Ｄ！が高レベルに立ち上った後にワン
ショット回路６９から所定期間高レベルとなる信号が出
力され、これにより分周回路６８がリセットする。リセ
ット後は、内部の分周段の出力がすべて低レベルに設定
される。さらにコマンド信号ＣＯＭ １ 、ＣＯＭ２人
力後、２つのラッチ７１゜７２には任意の論理レベルの
コマンド信号Ｃ０Ｍ３゜ＣＯＭａそれぞれがプログラム
処理により入力する。そしてこの後、この両信号Ｃ０Ｍ
３．Ｃ０Ｍ４０レベルがタイミング信号ＴＧｉのタイミ
ングでラッチ７１．７２それぞれにラッチされる。ここ
で上記両ラッチ７１．７２の出力信号Ｄ２＋Ｄ３に基づ
き、選択回路７０で選択されている分周回路６８の分周
段出力信号が高レベルに立し上がると（再起動信号ＲＥ
ＳＴＡＲ１’が高レベルに立ち上がると）、この凌、ラ
ッチ５５がリセットしてその出力信号Ｑ２が低レベルに
立ち下がる。
上がった後にタイミング信号ＴＧ２が入力すると、ラッ
チ５９がセットしてその出力信号Ｄ１が高レベルに立ち
上がる。この信号Ｄ！が高レベルに立ち上った後にワン
ショット回路６９から所定期間高レベルとなる信号が出
力され、これにより分周回路６８がリセットする。リセ
ット後は、内部の分周段の出力がすべて低レベルに設定
される。さらにコマンド信号ＣＯＭ １ 、ＣＯＭ２人
力後、２つのラッチ７１゜７２には任意の論理レベルの
コマンド信号Ｃ０Ｍ３゜ＣＯＭａそれぞれがプログラム
処理により入力する。そしてこの後、この両信号Ｃ０Ｍ
３．Ｃ０Ｍ４０レベルがタイミング信号ＴＧｉのタイミ
ングでラッチ７１．７２それぞれにラッチされる。ここ
で上記両ラッチ７１．７２の出力信号Ｄ２＋Ｄ３に基づ
き、選択回路７０で選択されている分周回路６８の分周
段出力信号が高レベルに立し上がると（再起動信号ＲＥ
ＳＴＡＲ１’が高レベルに立ち上がると）、この凌、ラ
ッチ５５がリセットしてその出力信号Ｑ２が低レベルに
立ち下がる。
するといままでリセットしていたタイミングジェネレー
タ６ｏのリセット状態が解除され、この後、このタイミ
ングジェネレータ６ｏはクロック信号ＣＬＫに基づいて
谷イ巾タイミング信号ＴＧＩ−ＴＧｎを順次発生する。
タ６ｏのリセット状態が解除され、この後、このタイミ
ングジェネレータ６ｏはクロック信号ＣＬＫに基づいて
谷イ巾タイミング信号ＴＧＩ−ＴＧｎを順次発生する。
すなわち、このとき前記ホールド動作状態が）竹かｉし
て、内部回路ｖ」］ホールド前の状態から継続して動作
を再開する。
て、内部回路ｖ」］ホールド前の状態から継続して動作
を再開する。
ところで信号０８ＣＲＥＳＥＴが低し−ベルに立ち下が
り、発振回路６２の発振が再ｌ７１１されてから次に〃
イミングツエネレータ６ｏの動作が開始されるまでの時
間は、コマンド信号ＣＯ，Ｍ３ 、 ＣＯＭ４の設定に
よって４通りのうちから１つを選ぶことができる。すな
わち、発振が再開されてから安定するまでの時間は、前
記端子６ 、？ 、 ６４間に接続される撮動子６５の
種類によって変化するだめ、この時間を自由に選択でき
るようにしたものである。
り、発振回路６２の発振が再ｌ７１１されてから次に〃
イミングツエネレータ６ｏの動作が開始されるまでの時
間は、コマンド信号ＣＯ，Ｍ３ 、 ＣＯＭ４の設定に
よって４通りのうちから１つを選ぶことができる。すな
わち、発振が再開されてから安定するまでの時間は、前
記端子６ 、？ 、 ６４間に接続される撮動子６５の
種類によって変化するだめ、この時間を自由に選択でき
るようにしたものである。
このようにこのマイクロプロセッサでは、信号ＨＯＬＤ
とは無関係にプログラム処理によって任意にホールド動
作を開始させることができる。そこでこのようなマイク
ロプロセッサを前記第３図に示すような装置に利用する
場合、すなわち、端子５１には外部に設けられた発振回
路からのデユーティが５０％の発振出力信号を信号ＨＯ
ＬＤとして供給し、この信号に応答して比較的短時間で
実行可能なプログラム処理を一定周期で繰如返して行な
う場合について箸える。いま外部発振回路から供給され
る信号ＨＯＬＤの立ち上がりに同期して前記したような
りロックやタイマ等のプログラム処理を実行させるもの
とする。そしてこの処理の実行が終了したならば、プロ
グラム処理によって前記コマンド信号Ｃ０Ｍ１を発生す
るように１−ておく。するとこの後、前記したように発
振回路６２の発振が停止するため、第７図のタイミング
チャートに示すように信号ＨＯＬＤが高レベルの状態に
なっていてもこのマイクロプロセッサにおける消費電力
Ｐ。はほとんど０にすることができる。ｌ／′１ま、信
号［（ＯＬＤの周期を１秒とする。そして上記のような
りロックやタイマ等のプログラム処理が実行するのに必
要とする時間は、プロセッサの能力にもよるが約１ミリ
秒であるとする。すると第４図に示す従来のタイミング
チャートのものでは０５秒の期間、一定の電力が消費さ
れ続けるが一第７図に示すこの発明のものではその］１
５００の期間のみ電力が消費される。したがってこのよ
うに、端子５１ｔｌＣ一定周期の信号を供給し、この信
号に呼応して所定のゾログラム処理を実行させる際に消
費される電力は従来にくらべて大幅に低減化することが
できる。
とは無関係にプログラム処理によって任意にホールド動
作を開始させることができる。そこでこのようなマイク
ロプロセッサを前記第３図に示すような装置に利用する
場合、すなわち、端子５１には外部に設けられた発振回
路からのデユーティが５０％の発振出力信号を信号ＨＯ
ＬＤとして供給し、この信号に応答して比較的短時間で
実行可能なプログラム処理を一定周期で繰如返して行な
う場合について箸える。いま外部発振回路から供給され
る信号ＨＯＬＤの立ち上がりに同期して前記したような
りロックやタイマ等のプログラム処理を実行させるもの
とする。そしてこの処理の実行が終了したならば、プロ
グラム処理によって前記コマンド信号Ｃ０Ｍ１を発生す
るように１−ておく。するとこの後、前記したように発
振回路６２の発振が停止するため、第７図のタイミング
チャートに示すように信号ＨＯＬＤが高レベルの状態に
なっていてもこのマイクロプロセッサにおける消費電力
Ｐ。はほとんど０にすることができる。ｌ／′１ま、信
号［（ＯＬＤの周期を１秒とする。そして上記のような
りロックやタイマ等のプログラム処理が実行するのに必
要とする時間は、プロセッサの能力にもよるが約１ミリ
秒であるとする。すると第４図に示す従来のタイミング
チャートのものでは０５秒の期間、一定の電力が消費さ
れ続けるが一第７図に示すこの発明のものではその］１
５００の期間のみ電力が消費される。したがってこのよ
うに、端子５１ｔｌＣ一定周期の信号を供給し、この信
号に呼応して所定のゾログラム処理を実行させる際に消
費される電力は従来にくらべて大幅に低減化することが
できる。
ところで端子５１の信号ＨＯＬＤに基づいてホールド動
作の開始および再起動を制御する方法は完全スタンバイ
動作をさせるときに有効である。
作の開始および再起動を制御する方法は完全スタンバイ
動作をさせるときに有効である。
すなわち、電源の遮断時にバックアップ用の電池等を使
用するような場合に上記方法は有効である。このだめ、
このマイクロプロセッサではコマンド信号Ｃ０Ｍ５ ｒ
ＣＯＭＢの発生を制御することにより、このような応
用にも対処することができる。次に上記方法による作用
について第８図のタイミングチャートを用いて説明する
。
用するような場合に上記方法は有効である。このだめ、
このマイクロプロセッサではコマンド信号Ｃ０Ｍ５ ｒ
ＣＯＭＢの発生を制御することにより、このような応
用にも対処することができる。次に上記方法による作用
について第８図のタイミングチャートを用いて説明する
。
まず信号ＨＯＬＤの高レベルから低レベルへの立ち下が
りをプログラムによって監視する。そしてこのレベル変
化が検出されると、この場合にはコマンド信号ＣＯＭ＋
のみが高レベルに立ち上げられる。したがって、この場
合にはラッチ５５のみがセットしてその出力信号Ｑ２が
高レベルに立ち上がる。信号Ｑ２が立ち上がりさらにタ
イミング信号ＴＧ２がＡＮＴ）ゲート５７に入力すると
、その後、う、チロ１がセットしてその出力信号Ｑ３が
筒レベルに立ち上がる。そしてこの後、これに続（ＡＮ
Ｄゲート５８の出力信号（ｏｓｃＲＥｓ＝Ｔ）も高レベ
ルに立ち上かり、この後、発振回路６２ば発振を停止し
てホールド動作状態に入る。
りをプログラムによって監視する。そしてこのレベル変
化が検出されると、この場合にはコマンド信号ＣＯＭ＋
のみが高レベルに立ち上げられる。したがって、この場
合にはラッチ５５のみがセットしてその出力信号Ｑ２が
高レベルに立ち上がる。信号Ｑ２が立ち上がりさらにタ
イミング信号ＴＧ２がＡＮＴ）ゲート５７に入力すると
、その後、う、チロ１がセットしてその出力信号Ｑ３が
筒レベルに立ち上がる。そしてこの後、これに続（ＡＮ
Ｄゲート５８の出力信号（ｏｓｃＲＥｓ＝Ｔ）も高レベ
ルに立ち上かり、この後、発振回路６２ば発振を停止し
てホールド動作状態に入る。
次に信号ＨＯＬＤが低レベルから高レベルに反転する。
このときラッチ５３はイキ号ＨＯＬＤが低レベルに反転
した際にリセットし、まだセットされることがないので
その出力信号Ｑｌは常に低レベルとなっている。このよ
うな状態で信号ｌ０ＬＤが高レベルに反転すると、ＮＯ
Ｒ＋” −ト５４の出力信号が高レベルに立ち上がり、
これに続いてＡＮＤダート５６の出力信号も高レベルに
立ち上がる。するとラッチ６ノがリセッｌ−してその出
力信号Ｑ３が低レベルに立ち下がる。これに続いてＡＮ
Ｄ ６’ −） ５８（７）出力信号（ｏｓｃｒｔｇｓ
ｈ、；′ｒ ）は低レベルに下がり、この後、発振回路
６２は再び発振動作を開始する。したがって、回路の動
作は信号ＨＯＬＤに基づいて制御される。なお、この場
合にもタイミングソエネレータ６０が動作を開始するタ
イミングは、ｆ）’ｌ １１．ｉと同様に２つのコマン
ド信号ＣＯ，Ｍ３ 、 Ｃ０Ｍ４のレベル設定によシ選
択することができるのはもちろんである。
した際にリセットし、まだセットされることがないので
その出力信号Ｑｌは常に低レベルとなっている。このよ
うな状態で信号ｌ０ＬＤが高レベルに反転すると、ＮＯ
Ｒ＋” −ト５４の出力信号が高レベルに立ち上がり、
これに続いてＡＮＤダート５６の出力信号も高レベルに
立ち上がる。するとラッチ６ノがリセッｌ−してその出
力信号Ｑ３が低レベルに立ち下がる。これに続いてＡＮ
Ｄ ６’ −） ５８（７）出力信号（ｏｓｃｒｔｇｓ
ｈ、；′ｒ ）は低レベルに下がり、この後、発振回路
６２は再び発振動作を開始する。したがって、回路の動
作は信号ＨＯＬＤに基づいて制御される。なお、この場
合にもタイミングソエネレータ６０が動作を開始するタ
イミングは、ｆ）’ｌ １１．ｉと同様に２つのコマン
ド信号ＣＯ，Ｍ３ 、 Ｃ０Ｍ４のレベル設定によシ選
択することができるのはもちろんである。
以上説明したようにこの発明によれば、ホールド制御用
外部端子を有するマイクロプロセッサにおいて、上記端
子の信号とは無関係にゾログラム処理状態によシ任意に
ボールドＭ＋ｂ作を開始し、まだホールド動作後の再起
動は上記端子の信号の所定レベルへの反転に基づいて行
なうようにしたので、上記端子に供給される一定周期の
信号に呼応して所定のプログラム処理を実行させる際の
消費電力の低減化を言することかできる。
外部端子を有するマイクロプロセッサにおいて、上記端
子の信号とは無関係にゾログラム処理状態によシ任意に
ボールドＭ＋ｂ作を開始し、まだホールド動作後の再起
動は上記端子の信号の所定レベルへの反転に基づいて行
なうようにしたので、上記端子に供給される一定周期の
信号に呼応して所定のプログラム処理を実行させる際の
消費電力の低減化を言することかできる。
第１図（、）はＣＭＯＳインバータの回路図、第１図（
ｂ）は同図（、）の等価回路図、第２図は第１図に示す
ＣＭＯＳインバータの特性を示す波形図、第３図は従来
のＣＭＯ８形１チッゾマイクロプロセッサを利用した装
置を示すブロック図、第４図は第３図装置を説明するだ
めの図、第５図はこの発明に係るＣＭＯ８形１チ、ゾマ
イクロプロセッサの要部の構成を示す回路図、第６図は
第５図回路の動作を一例を示すタイミングチャート、第
７図はこの発明に係るマイクロプロセッサを利用した装
置を説明するだめの図、第８図は第５図回路の動作の他
の例を示すタイミングチャートである。 ５１・・・外部端子、５２・・・インバータ、５３゜５
５．５９，６１，７１．７２・・・ラッチ、５４−ＮＯ
Ｒ＋”−ト、５６，５７，５．１１・ＡＮＩｌｌｒ”−
）、６０・・・タイミングジェネレータ、６２・・・発
振回路、６８・・・分周回路、６９・・・ワンショット
回路、７０・・・選択回路。
ｂ）は同図（、）の等価回路図、第２図は第１図に示す
ＣＭＯＳインバータの特性を示す波形図、第３図は従来
のＣＭＯ８形１チッゾマイクロプロセッサを利用した装
置を示すブロック図、第４図は第３図装置を説明するだ
めの図、第５図はこの発明に係るＣＭＯ８形１チ、ゾマ
イクロプロセッサの要部の構成を示す回路図、第６図は
第５図回路の動作を一例を示すタイミングチャート、第
７図はこの発明に係るマイクロプロセッサを利用した装
置を説明するだめの図、第８図は第５図回路の動作の他
の例を示すタイミングチャートである。 ５１・・・外部端子、５２・・・インバータ、５３゜５
５．５９，６１，７１．７２・・・ラッチ、５４−ＮＯ
Ｒ＋”−ト、５６，５７，５．１１・ＡＮＩｌｌｒ”−
）、６０・・・タイミングジェネレータ、６２・・・発
振回路、６８・・・分周回路、６９・・・ワンショット
回路、７０・・・選択回路。
Claims (3)
- （１） ホールド制御用外部端子を有するマイクロプ
ロセッサにおいて、プログラム処理によってホールド動
作を開始させる手段と、ホールド動作の開始後、上記ホ
ールド制御用外部端子の信号の変化を検出して再起動さ
せる手段とを具備したことを特徴とするＣＭＯ８形１チ
ッゾマイクロプロセッサ。 - （２） ホールド制御用外部端子を有するマイクロプ
ロセッサにおいて、発振回路と、この発振回路の出力か
ら各種タイミング信号を発生するタイミングジェネレー
タと、プログラム処理によって発生するコマンドにより
セットされ、上記発振回路の発振動作が一時停止しさら
に発振再開後にリセットされる第１のレジスタと、プロ
グラム処理によって発生する上記とは異なるコマンドに
よりセットされ、かつ上記ホールド制御用外部端子の信
号の一方レベルへのレベル変化後にリセットされる第２
のレジスタと、上記第１のレジスタのセット後にセット
され、かつ第１のレジスタのセット後で上記ホールド制
御用外部端子の信号の他方レベルへのレベル変化後にリ
セットされる第３のレジスタとを備え、上記第３のレジ
スタの出力によシ上記発振回路の動作を制御するように
したことを特徴とするＣＭＯ８形１チップマイクロプロ
セッサ。 - （３）前記ホールド制御用外部端子に外部発振回路の出
力信号を供給するようにした特許請求の範囲第１項また
は第２項に記載のＣＭＯ８形ｌチップマイクロゾロセッ
ザ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57143708A JPS5933549A (ja) | 1982-08-19 | 1982-08-19 | Ｃｍｏｓ形１チツプマイクロプロセツサ |
| EP83108170A EP0103755A2 (en) | 1982-08-19 | 1983-08-18 | CMOS single chip microprocessor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57143708A JPS5933549A (ja) | 1982-08-19 | 1982-08-19 | Ｃｍｏｓ形１チツプマイクロプロセツサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5933549A true JPS5933549A (ja) | 1984-02-23 |
| JPH0450629B2 JPH0450629B2 (ja) | 1992-08-14 |
Family
ID=15345122
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57143708A Granted JPS5933549A (ja) | 1982-08-19 | 1982-08-19 | Ｃｍｏｓ形１チツプマイクロプロセツサ |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0103755A2 (ja) |
| JP (1) | JPS5933549A (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2150721A (en) * | 1983-12-02 | 1985-07-03 | Itt | Remote data collection and transport apparatus |
| JPS61262827A (ja) * | 1985-05-15 | 1986-11-20 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JPH0789346B2 (ja) * | 1985-07-05 | 1995-09-27 | 日本電気株式会社 | Ｄｍａコントローラ |
| DE3701919C1 (de) * | 1987-01-23 | 1988-07-14 | Neumann Elektronik Gmbh | Verfahren zur Reduzierung der Energieaufnahme einer Fernsprecheinrichtung,deren Versorgung mit elektrischer Energie ueber die Fernsprechleitung erfolgt,sowie Einrichtung zur Druchfuehrung des Verfahrens |
| JPH0642691B2 (ja) * | 1988-05-21 | 1994-06-01 | 富士通株式会社 | 移動電話端末 |
| US5935253A (en) * | 1991-10-17 | 1999-08-10 | Intel Corporation | Method and apparatus for powering down an integrated circuit having a core that operates at a speed greater than the bus frequency |
| GB2260631B (en) * | 1991-10-17 | 1995-06-28 | Intel Corp | Microprocessor 2X core design |
| US5842029A (en) * | 1991-10-17 | 1998-11-24 | Intel Corporation | Method and apparatus for powering down an integrated circuit transparently and its phase locked loop |
| GB2264794B (en) * | 1992-03-06 | 1995-09-20 | Intel Corp | Method and apparatus for automatic power management in a high integration floppy disk controller |
| US5473767A (en) * | 1992-11-03 | 1995-12-05 | Intel Corporation | Method and apparatus for asynchronously stopping the clock in a processor |
| US5392437A (en) * | 1992-11-06 | 1995-02-21 | Intel Corporation | Method and apparatus for independently stopping and restarting functional units |
| US5586332A (en) * | 1993-03-24 | 1996-12-17 | Intel Corporation | Power management for low power processors through the use of auto clock-throttling |
| SG48805A1 (en) * | 1994-02-04 | 1998-05-18 | Intel Corp | Method and apparatus for control of power consumption in a computer system |
| US5802132A (en) | 1995-12-29 | 1998-09-01 | Intel Corporation | Apparatus for generating bus clock signals with a 1/N characteristic in a 2/N mode clocking scheme |
| US5821784A (en) * | 1995-12-29 | 1998-10-13 | Intel Corporation | Method and apparatus for generating 2/N mode bus clock signals |
| US5834956A (en) | 1995-12-29 | 1998-11-10 | Intel Corporation | Core clock correction in a 2/N mode clocking scheme |
| US5826067A (en) * | 1996-09-06 | 1998-10-20 | Intel Corporation | Method and apparatus for preventing logic glitches in a 2/n clocking scheme |
| US5862373A (en) * | 1996-09-06 | 1999-01-19 | Intel Corporation | Pad cells for a 2/N mode clocking scheme |
-
1982
- 1982-08-19 JP JP57143708A patent/JPS5933549A/ja active Granted
-
1983
- 1983-08-18 EP EP83108170A patent/EP0103755A2/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| EP0103755A2 (en) | 1984-03-28 |
| JPH0450629B2 (ja) | 1992-08-14 |
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