JPS5933549A - Cmos形1チツプマイクロプロセツサ - Google Patents
Cmos形1チツプマイクロプロセツサInfo
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- JPS5933549A JPS5933549A JP57143708A JP14370882A JPS5933549A JP S5933549 A JPS5933549 A JP S5933549A JP 57143708 A JP57143708 A JP 57143708A JP 14370882 A JP14370882 A JP 14370882A JP S5933549 A JPS5933549 A JP S5933549A
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- 101000957815 Culex pipiens Alpha-glucosidase Proteins 0.000 abstract 1
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- 101000969031 Homo sapiens Nuclear protein 1 Proteins 0.000 description 2
- 102100021133 Nuclear protein 1 Human genes 0.000 description 2
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
- G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/24—Resetting means
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microcomputers (AREA)
- Power Sources (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はホールド制御用外部端子を有するCMO8形
lチップマイクロプロセッサに関する。
lチップマイクロプロセッサに関する。
0MO8形のマイクロプロセッサにおけるホールド機能
とは、CMO8回路の消費電力特性を利用した低消費電
力化のための機能である。ここで0M08回路の消費電
力特性について説明する。第】図(a)FiPチャネル
MO8FET QpおよびNチャネルMO8FET Q
Nからなる(、’MOSインバータの回路図であり、第
11ソ1(b)は両へり08FETをスイッチsPl
sNに置き替えて表現した等価回路図である。なお、第
11ン)(a) 、 (b)中の容Ji4.CLは寄生
容量である。いま第1図(、)のCMOSインバータに
入力信号として第2図建水すような電圧viを与える。
とは、CMO8回路の消費電力特性を利用した低消費電
力化のための機能である。ここで0M08回路の消費電
力特性について説明する。第】図(a)FiPチャネル
MO8FET QpおよびNチャネルMO8FET Q
Nからなる(、’MOSインバータの回路図であり、第
11ソ1(b)は両へり08FETをスイッチsPl
sNに置き替えて表現した等価回路図である。なお、第
11ン)(a) 、 (b)中の容Ji4.CLは寄生
容量である。いま第1図(、)のCMOSインバータに
入力信号として第2図建水すような電圧viを与える。
CMOSインバータでは入力MI:EEVIの立ち上が
りや立ち下がシの時にのみ、第1図(b)中央部で示す
ようなCLの充電′電流あるいは放電電流が流れる。そ
していま上記充電電流の方向を正極性、放電電流の方向
を負極性とする、と、このCMOSインバータには第2
図の波形図に示すようなタイミングで電流f。が流れる
。一方、上記CMOSインバータで消費される電力は、
上部出力電圧V。と電流ioとの積で与えられるため、
この消費電力P。は第2図に示すようになる、また平均
電力は第2図中破線で示すようなレベルとなる。すなわ
ち、0M08回路では、スイッチングの際に容量の充放
電電流が流れて電力が消費される。したがって、これを
いいかえれば、静止状態における消費電力はリーク成分
を除けば0にすることができる。
りや立ち下がシの時にのみ、第1図(b)中央部で示す
ようなCLの充電′電流あるいは放電電流が流れる。そ
していま上記充電電流の方向を正極性、放電電流の方向
を負極性とする、と、このCMOSインバータには第2
図の波形図に示すようなタイミングで電流f。が流れる
。一方、上記CMOSインバータで消費される電力は、
上部出力電圧V。と電流ioとの積で与えられるため、
この消費電力P。は第2図に示すようになる、また平均
電力は第2図中破線で示すようなレベルとなる。すなわ
ち、0M08回路では、スイッチングの際に容量の充放
電電流が流れて電力が消費される。したがって、これを
いいかえれば、静止状態における消費電力はリーク成分
を除けば0にすることができる。
0MO8形のマイクロプロセッサではこの特性を利用し
て、動作を停止させるとき(ホールド動作)は内蔵して
いる発振回路を始めとする内部回路のスイッチング動作
をすべて停止させることによシ低消費電力化を計ってい
る。
て、動作を停止させるとき(ホールド動作)は内蔵して
いる発振回路を始めとする内部回路のスイッチング動作
をすべて停止させることによシ低消費電力化を計ってい
る。
ところで、マイクロプロセ、すが動作停止の状態から処
理を再開する場合、発振回路の発振動作が安定するまで
に所定の時間を夢するため、発掘が安定するまでは処理
を再開しないように工夫する必要がある。また再開後の
処理の方法には2種類ある。その1つはデータメモリを
除くメモリやレジスタ等を初期化することにより最初か
ら処理を始める方法である。他のものは停止する直前の
状態を保持しておき、その次の動作シーケンスから継続
して実行する方法である。上記いずれの方法もマイクロ
プロセッサに応用されているが、以下後者の方法による
ものをホールド動作と称する。
理を再開する場合、発振回路の発振動作が安定するまで
に所定の時間を夢するため、発掘が安定するまでは処理
を再開しないように工夫する必要がある。また再開後の
処理の方法には2種類ある。その1つはデータメモリを
除くメモリやレジスタ等を初期化することにより最初か
ら処理を始める方法である。他のものは停止する直前の
状態を保持しておき、その次の動作シーケンスから継続
して実行する方法である。上記いずれの方法もマイクロ
プロセッサに応用されているが、以下後者の方法による
ものをホールド動作と称する。
このホールド動作を1チツプのマイクロプロセッサに応
用する場合、従来ではホールド制御用外部端子に与えら
れる信号の論理レベルに呼応して動作を完全に停止させ
るようKしている。
用する場合、従来ではホールド制御用外部端子に与えら
れる信号の論理レベルに呼応して動作を完全に停止させ
るようKしている。
このような動作を行なわせるための具体的な手段の1つ
としてハードウェアによる直接?tjlJ御回路が各回
路これは上記端子の信号が低レベルになると動作を停止
し、また高レベル傾なると動作を再開するように予めハ
ードウェアを構成しておくものである。もう1つの具体
的な手段としては、上記端子の信号の論理レベルをソフ
トウェア的に認識することにょシホールド動作を起動し
、再開は端子の信号を検出するハードウェアで行なうも
のがある。すなわち、従来の応用ではいずれの場合でも
、ホールド動作はボールド制御用外部端子に入力される
信号にょシ基本的に制御されている。
としてハードウェアによる直接?tjlJ御回路が各回
路これは上記端子の信号が低レベルになると動作を停止
し、また高レベル傾なると動作を再開するように予めハ
ードウェアを構成しておくものである。もう1つの具体
的な手段としては、上記端子の信号の論理レベルをソフ
トウェア的に認識することにょシホールド動作を起動し
、再開は端子の信号を検出するハードウェアで行なうも
のがある。すなわち、従来の応用ではいずれの場合でも
、ホールド動作はボールド制御用外部端子に入力される
信号にょシ基本的に制御されている。
上記のように従来では、1チツプのマイクロプロセッサ
におけるホールド動作は基本的にホールド制御用外部端
子の信号に基づいて制御されている7ため、次の様な応
用には不向きである。
におけるホールド動作は基本的にホールド制御用外部端
子の信号に基づいて制御されている7ため、次の様な応
用には不向きである。
第3図は従来のCMO8形1チップマイクロプロセッサ
を利用した装置のブロック図である。この装置はマイク
ロプロセッサ1oに設けられたホールド制御用外部端子
(HOLD信号入力端子)1ノに、外部に設けられた発
振回路2oがらのデユーティが50チの発振出力を供給
し、これに応答してクロックやタイマ等の比較的短時間
で実行されるプログラム処理を一定周期で繰り返し行な
わせるようにしたものである。そして各処理結果は表示
器3oで順次表示されるようになっている。まだこの装
置では、端子1ノへの入力信号HOLDが高レベルにな
ればプロセッサ10が動作して所定のプログラム処理を
実行し、また低レベルになればホールド動作に入る。こ
の場合、上記所定のプログラム処理が極めて短時間で終
了しても、信号110LDがホールド動作要求レベルに
なっていないので、マイクロプロセッサ10の内部では
ダミー処理等を実行して動作していなければならない。
を利用した装置のブロック図である。この装置はマイク
ロプロセッサ1oに設けられたホールド制御用外部端子
(HOLD信号入力端子)1ノに、外部に設けられた発
振回路2oがらのデユーティが50チの発振出力を供給
し、これに応答してクロックやタイマ等の比較的短時間
で実行されるプログラム処理を一定周期で繰り返し行な
わせるようにしたものである。そして各処理結果は表示
器3oで順次表示されるようになっている。まだこの装
置では、端子1ノへの入力信号HOLDが高レベルにな
ればプロセッサ10が動作して所定のプログラム処理を
実行し、また低レベルになればホールド動作に入る。こ
の場合、上記所定のプログラム処理が極めて短時間で終
了しても、信号110LDがホールド動作要求レベルに
なっていないので、マイクロプロセッサ10の内部では
ダミー処理等を実行して動作していなければならない。
第4図は上記動作におけるイ^号110LDとマイクロ
ッ0ロセツサ10における消費電力P。との関係を示す
図である。すなわち、信号HOLDが高レベルから低レ
ベルに立ち下がると、プログラムによシこのレベル変化
が検出され、消費電力P。
ッ0ロセツサ10における消費電力P。との関係を示す
図である。すなわち、信号HOLDが高レベルから低レ
ベルに立ち下がると、プログラムによシこのレベル変化
が検出され、消費電力P。
はOになる。次に信号HOLDがij7ルベルに立ち上
がると、まずマイクロプロセッサ10に内蔵された内部
発振回路が動作を開始する。このとき、内部発振回路の
発振出力が安定するまで他の内部回路は動作をしないよ
うに+1′・構成されているので、信号HOLI)が高
レベルに立ち上がった直後における消費電力は少々いも
のとなる。そして上記内部発振回路の発振出力が安定す
ると、他の内部回路も動作を開始するだめ消費電力V大
きなものとなる。この消費電力の大きな状態は、次に信
号+(OLDが低レベルに立ち下がりこのレベレ変化が
検出されるまで続く。
がると、まずマイクロプロセッサ10に内蔵された内部
発振回路が動作を開始する。このとき、内部発振回路の
発振出力が安定するまで他の内部回路は動作をしないよ
うに+1′・構成されているので、信号HOLI)が高
レベルに立ち上がった直後における消費電力は少々いも
のとなる。そして上記内部発振回路の発振出力が安定す
ると、他の内部回路も動作を開始するだめ消費電力V大
きなものとなる。この消費電力の大きな状態は、次に信
号+(OLDが低レベルに立ち下がりこのレベレ変化が
検出されるまで続く。
ところで、上記したように信号l0LDが高レベルに立
ち上がった後に、プロセッサ10はクロックやタイマ等
のプログラム処理を実行するものである。ところが、こ
のような処理は極めて短時間で実行されるので、信号H
OLDが1自レベルとなっている期間のほとんどではダ
ミー処理等による無駄な電力が消費されていることにな
る。
ち上がった後に、プロセッサ10はクロックやタイマ等
のプログラム処理を実行するものである。ところが、こ
のような処理は極めて短時間で実行されるので、信号H
OLDが1自レベルとなっている期間のほとんどではダ
ミー処理等による無駄な電力が消費されていることにな
る。
このように従来の1チツプマイクロプロセツサにおけ為
ホールド動作の応用では、無駄な電力が多く消費されて
しまうという欠点がある。
ホールド動作の応用では、無駄な電力が多く消費されて
しまうという欠点がある。
この発明は上記のような事情を考慮してなされたもので
あシ、その目的とするところは、ホールド制御用外部端
子を有するマイクロプロセッサにおいて、この端子に一
定周期の信号を供給し、この信号に呼応して所定のプロ
グラム処理を実行させる際の消費電力の低減化を計るこ
とができるCMO8形1チッゾマイクロプロセッサを提
供することにある。
あシ、その目的とするところは、ホールド制御用外部端
子を有するマイクロプロセッサにおいて、この端子に一
定周期の信号を供給し、この信号に呼応して所定のプロ
グラム処理を実行させる際の消費電力の低減化を計るこ
とができるCMO8形1チッゾマイクロプロセッサを提
供することにある。
上記目的を達成するだめこの発明にあっては、ホールド
制御用外部端子の信号とは無関係にプログラム処理状態
によシ任意にホールド動作を開始し、まだホールド動作
後の再起動は上記端子の信号の所定レベルへの反転に基
づいて行なうようにしている。
制御用外部端子の信号とは無関係にプログラム処理状態
によシ任意にホールド動作を開始し、まだホールド動作
後の再起動は上記端子の信号の所定レベルへの反転に基
づいて行なうようにしている。
〔発明の実施例〕
以下図面を参照してこの発明の一実施例を説明する。第
5図はこの発明に係るCMO8形1チップマイクロプロ
セッサの要部の構成を示す回路図である。図において5
1はホールド動作を制御するだめの信号HOLDが供給
される外部端子である。この端子51に供給される信号
HOLDはインバータ52を介して、セット・リセット
形のラッチ53のリセット入力端に供給されるとともに
2人力のNORダート54の一方入力端にも供給される
。また上記ラッチ53の出力信号Q1は上記NORゲー
ト54の他方入力端に供給される。
5図はこの発明に係るCMO8形1チップマイクロプロ
セッサの要部の構成を示す回路図である。図において5
1はホールド動作を制御するだめの信号HOLDが供給
される外部端子である。この端子51に供給される信号
HOLDはインバータ52を介して、セット・リセット
形のラッチ53のリセット入力端に供給されるとともに
2人力のNORダート54の一方入力端にも供給される
。また上記ラッチ53の出力信号Q1は上記NORゲー
ト54の他方入力端に供給される。
55もセット・リセット形のラッチであり、このラッチ
55のセット入力端には、プログラム処理を実行するこ
とにより発生するコマンド信号COM、が供給される。
55のセット入力端には、プログラム処理を実行するこ
とにより発生するコマンド信号COM、が供給される。
同じくプログラム処理を実行することによシ発生するも
う1つのコマンド信号C0M2が前記ラッチ530セツ
ト入力端に供給される。そして上記ラッチ55の出力信
号Q2は3つの2人力のANDNOゲート。
う1つのコマンド信号C0M2が前記ラッチ530セツ
ト入力端に供給される。そして上記ラッチ55の出力信
号Q2は3つの2人力のANDNOゲート。
57.58それぞれの一方入力端およびクロック同期形
のラッチ59のデータ入力端それぞれに供給されるとと
もにタイミングジェネレータ60のリセット入力端にも
供給さノシる。
のラッチ59のデータ入力端それぞれに供給されるとと
もにタイミングジェネレータ60のリセット入力端にも
供給さノシる。
上記ANDケ”−ト56の他方入力端には前記NORゲ
ート54の出力信号が供給され、このANDケ8−ト5
6の出力信号はセット・リセット形のラッチ61のリセ
ット入力端に供給される。
ート54の出力信号が供給され、このANDケ8−ト5
6の出力信号はセット・リセット形のラッチ61のリセ
ット入力端に供給される。
また上1iRAND 、y+ −トs 7の他方入力端
には上記タイミングジェネレータ60から出力されるタ
イミング信号TG2が供給される。そしてこのANDN
Oゲートの出力信号は上記ラッチ6ノのセット入力端に
供給される。さらにラッチ61の出力信号Qsは前記A
NDゲート58の他方入力端に供給され、このANDゲ
ート58の出方信号は発振回路62に発振制御信号08
CRESETとして供給さカフる。
には上記タイミングジェネレータ60から出力されるタ
イミング信号TG2が供給される。そしてこのANDN
Oゲートの出力信号は上記ラッチ6ノのセット入力端に
供給される。さらにラッチ61の出力信号Qsは前記A
NDゲート58の他方入力端に供給され、このANDゲ
ート58の出方信号は発振回路62に発振制御信号08
CRESETとして供給さカフる。
上記発振回路62は、そこに設けられている2つの外部
端子f33,64間に外部振動子65を接続するととも
に両端子63.64それぞれとアース電位との間にコン
デンサ66.67を接続した上で、上ac発振制御信号
0SCRESETが低レベルに設定されると発振を開始
するように構成されている。そしてここで発生するクロ
ック信号CLKは前記タイミングジェネレータ6θに供
給されるとともに分周回路68にも供給される。
端子f33,64間に外部振動子65を接続するととも
に両端子63.64それぞれとアース電位との間にコン
デンサ66.67を接続した上で、上ac発振制御信号
0SCRESETが低レベルに設定されると発振を開始
するように構成されている。そしてここで発生するクロ
ック信号CLKは前記タイミングジェネレータ6θに供
給されるとともに分周回路68にも供給される。
タイミングジェネレータ6θは上記クロック信号CLK
から各種タイミング信号TG、〜TGnを発生するもの
であシ、このうちの信号TG。
から各種タイミング信号TG、〜TGnを発生するもの
であシ、このうちの信号TG。
は前記したようVCANDグーj・57に供給される。
さらに上記タイミング信号TG2は前記ラッチ59のク
ロック入力端にも供給される。そしてラッチ59の出力
信号D!はワンショット回路69を介して前記分周回路
68のリセット入力端に供給される。
ロック入力端にも供給される。そしてラッチ59の出力
信号D!はワンショット回路69を介して前記分周回路
68のリセット入力端に供給される。
分周回路68は前記クロック信号CLKを順次分周する
縦続接続された複数個の分周段を有し、これら各分周段
の出力信号は並列的に選択回路70に供給される。
縦続接続された複数個の分周段を有し、これら各分周段
の出力信号は並列的に選択回路70に供給される。
71.72はそれぞれクロック同期形のラッチであシ、
この両ラッチ71.72のセット入力端には、フ0ログ
ラム処理を実行することにょ多発生する2ビツトのコマ
ンド信号C0M3゜COM、それぞれが供給される。さ
らに上n(′2両ラッチ71.72のクロック入力端に
は、前記タイミングジェネレータ6θで発生する1つの
タイミング信号TGIが並列的に供給される。そしテ上
記両*y f−77、72our 力信号Dz rDs
はともに前記選択回路7θに供給される。
この両ラッチ71.72のセット入力端には、フ0ログ
ラム処理を実行することにょ多発生する2ビツトのコマ
ンド信号C0M3゜COM、それぞれが供給される。さ
らに上n(′2両ラッチ71.72のクロック入力端に
は、前記タイミングジェネレータ6θで発生する1つの
タイミング信号TGIが並列的に供給される。そしテ上
記両*y f−77、72our 力信号Dz rDs
はともに前記選択回路7θに供給される。
選択回路70は上記両信号D x + D 3の論理
状態援応じて、前記分周回路68の1つの分周段の出力
信号を選択し、この信号は再起動信号RESTARTと
して前記ラッチ55のリセット入力端に供給される。
状態援応じて、前記分周回路68の1つの分周段の出力
信号を選択し、この信号は再起動信号RESTARTと
して前記ラッチ55のリセット入力端に供給される。
次に上記構成でなる回路の作用を説明する。
いま、第6図のタイミングチャートに示すように、コマ
ンド信号COM、およびC0M2がニア°ログラム処理
により同時に高レベルに立ち上げられたとする。なお、
このタイミング時に信号HOLDは尚レベルになってい
るとする。コマンド信号C0M1が丙レベルに立ち上が
るとラッチ55がセットして、その出力信号Q2は高レ
ベルに立ち上がる。一方、信号HOLDは高レベルであ
り、インバータ52の出力信号は低レベルになっている
ため、コマンド信号C0M2が高レベルに立ち上がると
ラッチ53もセットして、その出力信号Q1が高レベル
に立ち上がる。一方、このときANDダート58の出力
信号08CRESETは低レベルになっているものとす
る。すると発振回路62は発振していて、クロック信号
CLKを順次発生している。したがって、タイミングジ
ェネレータ60も各種タイミング信号TG、〜TGnを
順次発生している。いま、上記信号Q2が高レベルに立
ち上がった後にタイミング信号TG2がANDダート5
7に入力すると、ANDダート57の出力信号はタイミ
ング信号TG、の期間中高レベルとなシ、これによって
ラッチ6)がセットする。するとこのラッチ61の出力
信号Q8は高レベルに立ち上がる。ラッチ61の出力信
号Qsが高レベルに立ち上がると、ANDダート58の
論理が成立して、その出力信号08CRESPi:Tが
高レベルに立ち上が・る。するといままで発振していた
発振回路62は発振を停止する。すなわち、発振回路6
2からのクロック信号CLKは、第6図に示すように信
号08CRESETが高レベルに立ち上がった後はその
振幅が順次小さなものとなシ最終的には直流レベルとな
る。
ンド信号COM、およびC0M2がニア°ログラム処理
により同時に高レベルに立ち上げられたとする。なお、
このタイミング時に信号HOLDは尚レベルになってい
るとする。コマンド信号C0M1が丙レベルに立ち上が
るとラッチ55がセットして、その出力信号Q2は高レ
ベルに立ち上がる。一方、信号HOLDは高レベルであ
り、インバータ52の出力信号は低レベルになっている
ため、コマンド信号C0M2が高レベルに立ち上がると
ラッチ53もセットして、その出力信号Q1が高レベル
に立ち上がる。一方、このときANDダート58の出力
信号08CRESETは低レベルになっているものとす
る。すると発振回路62は発振していて、クロック信号
CLKを順次発生している。したがって、タイミングジ
ェネレータ60も各種タイミング信号TG、〜TGnを
順次発生している。いま、上記信号Q2が高レベルに立
ち上がった後にタイミング信号TG2がANDダート5
7に入力すると、ANDダート57の出力信号はタイミ
ング信号TG、の期間中高レベルとなシ、これによって
ラッチ6)がセットする。するとこのラッチ61の出力
信号Q8は高レベルに立ち上がる。ラッチ61の出力信
号Qsが高レベルに立ち上がると、ANDダート58の
論理が成立して、その出力信号08CRESPi:Tが
高レベルに立ち上が・る。するといままで発振していた
発振回路62は発振を停止する。すなわち、発振回路6
2からのクロック信号CLKは、第6図に示すように信
号08CRESETが高レベルに立ち上がった後はその
振幅が順次小さなものとなシ最終的には直流レベルとな
る。
このとき、内部回路はすべてスイッチング動作を停止し
、ラッチや図示しないメモリ等は以前の信号をそのまま
保持している状態となる。したがって、このときに消費
される電力はリーク成分のみによるものだけであシ、低
消費電力状熊であるホールド動作状態となる。そしてこ
の状ルーはコマンド信号COMl 、 COM2が低レ
ベルに立ち下がった後でも継続する。
、ラッチや図示しないメモリ等は以前の信号をそのまま
保持している状態となる。したがって、このときに消費
される電力はリーク成分のみによるものだけであシ、低
消費電力状熊であるホールド動作状態となる。そしてこ
の状ルーはコマンド信号COMl 、 COM2が低レ
ベルに立ち下がった後でも継続する。
次にこの状態で端子5ノに供給される信号l0LDが低
レベルに立ち下がるものとする。するとラップ−53が
リセットしてその出力信号Q1が高レベルに反転するが
、NORゲート54の出力信号は以前の低レベルのまま
変化しない。
レベルに立ち下がるものとする。するとラップ−53が
リセットしてその出力信号Q1が高レベルに反転するが
、NORゲート54の出力信号は以前の低レベルのまま
変化しない。
次に信号HOLDが高レベルに立ち上がる。このときラ
ッチ53は既にリセットしていてその出力信号Q+は低
レベルに立ち下がっている。したがって信号HOLDが
高レベルに立ち上がるとインバータ52の出力信号は低
レベルに立チ下カリ、これに続いてNORケ゛−ト54
の出力信号は高レベルに立ち上がる。このとき、ラッチ
55の出力信号Q2は高レベルを保持しているので、N
ORダート54の出力信号の立ち上がりに続いてAND
ケ゛−ト56の出力信号も高レベルに立ち上がる。これ
によりラッチ6ノはリセットしてその出力信号Q3は低
レベルに立ち下がる。信るといままで停止していた発振
回路62が動作を再開する。すなわち、発振回路62か
らのクロ、り信号CLKは、第6図に示すようにその振
幅が順次大きなものとなっていく。
ッチ53は既にリセットしていてその出力信号Q+は低
レベルに立ち下がっている。したがって信号HOLDが
高レベルに立ち上がるとインバータ52の出力信号は低
レベルに立チ下カリ、これに続いてNORケ゛−ト54
の出力信号は高レベルに立ち上がる。このとき、ラッチ
55の出力信号Q2は高レベルを保持しているので、N
ORダート54の出力信号の立ち上がりに続いてAND
ケ゛−ト56の出力信号も高レベルに立ち上がる。これ
によりラッチ6ノはリセットしてその出力信号Q3は低
レベルに立ち下がる。信るといままで停止していた発振
回路62が動作を再開する。すなわち、発振回路62か
らのクロ、り信号CLKは、第6図に示すようにその振
幅が順次大きなものとなっていく。
一方、前記ラッチ55の出力信号Q2が高レベルに立ち
上がった後にタイミング信号TG2が入力すると、ラッ
チ59がセットしてその出力信号D1が高レベルに立ち
上がる。この信号D!が高レベルに立ち上った後にワン
ショット回路69から所定期間高レベルとなる信号が出
力され、これにより分周回路68がリセットする。リセ
ット後は、内部の分周段の出力がすべて低レベルに設定
される。さらにコマンド信号COM 1 、COM2人
力後、2つのラッチ71゜72には任意の論理レベルの
コマンド信号C0M3゜COMaそれぞれがプログラム
処理により入力する。そしてこの後、この両信号C0M
3.C0M40レベルがタイミング信号TGiのタイミ
ングでラッチ71.72それぞれにラッチされる。ここ
で上記両ラッチ71.72の出力信号D2+D3に基づ
き、選択回路70で選択されている分周回路68の分周
段出力信号が高レベルに立し上がると(再起動信号RE
STAR1’が高レベルに立ち上がると)、この凌、ラ
ッチ55がリセットしてその出力信号Q2が低レベルに
立ち下がる。
上がった後にタイミング信号TG2が入力すると、ラッ
チ59がセットしてその出力信号D1が高レベルに立ち
上がる。この信号D!が高レベルに立ち上った後にワン
ショット回路69から所定期間高レベルとなる信号が出
力され、これにより分周回路68がリセットする。リセ
ット後は、内部の分周段の出力がすべて低レベルに設定
される。さらにコマンド信号COM 1 、COM2人
力後、2つのラッチ71゜72には任意の論理レベルの
コマンド信号C0M3゜COMaそれぞれがプログラム
処理により入力する。そしてこの後、この両信号C0M
3.C0M40レベルがタイミング信号TGiのタイミ
ングでラッチ71.72それぞれにラッチされる。ここ
で上記両ラッチ71.72の出力信号D2+D3に基づ
き、選択回路70で選択されている分周回路68の分周
段出力信号が高レベルに立し上がると(再起動信号RE
STAR1’が高レベルに立ち上がると)、この凌、ラ
ッチ55がリセットしてその出力信号Q2が低レベルに
立ち下がる。
するといままでリセットしていたタイミングジェネレー
タ6oのリセット状態が解除され、この後、このタイミ
ングジェネレータ6oはクロック信号CLKに基づいて
谷イ巾タイミング信号TGI−TGnを順次発生する。
タ6oのリセット状態が解除され、この後、このタイミ
ングジェネレータ6oはクロック信号CLKに基づいて
谷イ巾タイミング信号TGI−TGnを順次発生する。
すなわち、このとき前記ホールド動作状態が)竹かiし
て、内部回路v」]ホールド前の状態から継続して動作
を再開する。
て、内部回路v」]ホールド前の状態から継続して動作
を再開する。
ところで信号08CRESETが低し−ベルに立ち下が
り、発振回路62の発振が再l711されてから次に〃
イミングツエネレータ6oの動作が開始されるまでの時
間は、コマンド信号CO,M3 、 COM4の設定に
よって4通りのうちから1つを選ぶことができる。すな
わち、発振が再開されてから安定するまでの時間は、前
記端子6 、? 、 64間に接続される撮動子65の
種類によって変化するだめ、この時間を自由に選択でき
るようにしたものである。
り、発振回路62の発振が再l711されてから次に〃
イミングツエネレータ6oの動作が開始されるまでの時
間は、コマンド信号CO,M3 、 COM4の設定に
よって4通りのうちから1つを選ぶことができる。すな
わち、発振が再開されてから安定するまでの時間は、前
記端子6 、? 、 64間に接続される撮動子65の
種類によって変化するだめ、この時間を自由に選択でき
るようにしたものである。
このようにこのマイクロプロセッサでは、信号HOLD
とは無関係にプログラム処理によって任意にホールド動
作を開始させることができる。そこでこのようなマイク
ロプロセッサを前記第3図に示すような装置に利用する
場合、すなわち、端子51には外部に設けられた発振回
路からのデユーティが50%の発振出力信号を信号HO
LDとして供給し、この信号に応答して比較的短時間で
実行可能なプログラム処理を一定周期で繰如返して行な
う場合について箸える。いま外部発振回路から供給され
る信号HOLDの立ち上がりに同期して前記したような
りロックやタイマ等のプログラム処理を実行させるもの
とする。そしてこの処理の実行が終了したならば、プロ
グラム処理によって前記コマンド信号C0M1を発生す
るように1−ておく。するとこの後、前記したように発
振回路62の発振が停止するため、第7図のタイミング
チャートに示すように信号HOLDが高レベルの状態に
なっていてもこのマイクロプロセッサにおける消費電力
P。はほとんど0にすることができる。l/′1ま、信
号[(OLDの周期を1秒とする。そして上記のような
りロックやタイマ等のプログラム処理が実行するのに必
要とする時間は、プロセッサの能力にもよるが約1ミリ
秒であるとする。すると第4図に示す従来のタイミング
チャートのものでは05秒の期間、一定の電力が消費さ
れ続けるが一第7図に示すこの発明のものではその]1
500の期間のみ電力が消費される。したがってこのよ
うに、端子51tlC一定周期の信号を供給し、この信
号に呼応して所定のゾログラム処理を実行させる際に消
費される電力は従来にくらべて大幅に低減化することが
できる。
とは無関係にプログラム処理によって任意にホールド動
作を開始させることができる。そこでこのようなマイク
ロプロセッサを前記第3図に示すような装置に利用する
場合、すなわち、端子51には外部に設けられた発振回
路からのデユーティが50%の発振出力信号を信号HO
LDとして供給し、この信号に応答して比較的短時間で
実行可能なプログラム処理を一定周期で繰如返して行な
う場合について箸える。いま外部発振回路から供給され
る信号HOLDの立ち上がりに同期して前記したような
りロックやタイマ等のプログラム処理を実行させるもの
とする。そしてこの処理の実行が終了したならば、プロ
グラム処理によって前記コマンド信号C0M1を発生す
るように1−ておく。するとこの後、前記したように発
振回路62の発振が停止するため、第7図のタイミング
チャートに示すように信号HOLDが高レベルの状態に
なっていてもこのマイクロプロセッサにおける消費電力
P。はほとんど0にすることができる。l/′1ま、信
号[(OLDの周期を1秒とする。そして上記のような
りロックやタイマ等のプログラム処理が実行するのに必
要とする時間は、プロセッサの能力にもよるが約1ミリ
秒であるとする。すると第4図に示す従来のタイミング
チャートのものでは05秒の期間、一定の電力が消費さ
れ続けるが一第7図に示すこの発明のものではその]1
500の期間のみ電力が消費される。したがってこのよ
うに、端子51tlC一定周期の信号を供給し、この信
号に呼応して所定のゾログラム処理を実行させる際に消
費される電力は従来にくらべて大幅に低減化することが
できる。
ところで端子51の信号HOLDに基づいてホールド動
作の開始および再起動を制御する方法は完全スタンバイ
動作をさせるときに有効である。
作の開始および再起動を制御する方法は完全スタンバイ
動作をさせるときに有効である。
すなわち、電源の遮断時にバックアップ用の電池等を使
用するような場合に上記方法は有効である。このだめ、
このマイクロプロセッサではコマンド信号C0M5 r
COMBの発生を制御することにより、このような応
用にも対処することができる。次に上記方法による作用
について第8図のタイミングチャートを用いて説明する
。
用するような場合に上記方法は有効である。このだめ、
このマイクロプロセッサではコマンド信号C0M5 r
COMBの発生を制御することにより、このような応
用にも対処することができる。次に上記方法による作用
について第8図のタイミングチャートを用いて説明する
。
まず信号HOLDの高レベルから低レベルへの立ち下が
りをプログラムによって監視する。そしてこのレベル変
化が検出されると、この場合にはコマンド信号COM+
のみが高レベルに立ち上げられる。したがって、この場
合にはラッチ55のみがセットしてその出力信号Q2が
高レベルに立ち上がる。信号Q2が立ち上がりさらにタ
イミング信号TG2がANT)ゲート57に入力すると
、その後、う、チロ1がセットしてその出力信号Q3が
筒レベルに立ち上がる。そしてこの後、これに続(AN
Dゲート58の出力信号(oscREs=T)も高レベ
ルに立ち上かり、この後、発振回路62ば発振を停止し
てホールド動作状態に入る。
りをプログラムによって監視する。そしてこのレベル変
化が検出されると、この場合にはコマンド信号COM+
のみが高レベルに立ち上げられる。したがって、この場
合にはラッチ55のみがセットしてその出力信号Q2が
高レベルに立ち上がる。信号Q2が立ち上がりさらにタ
イミング信号TG2がANT)ゲート57に入力すると
、その後、う、チロ1がセットしてその出力信号Q3が
筒レベルに立ち上がる。そしてこの後、これに続(AN
Dゲート58の出力信号(oscREs=T)も高レベ
ルに立ち上かり、この後、発振回路62ば発振を停止し
てホールド動作状態に入る。
次に信号HOLDが低レベルから高レベルに反転する。
このときラッチ53はイキ号HOLDが低レベルに反転
した際にリセットし、まだセットされることがないので
その出力信号Qlは常に低レベルとなっている。このよ
うな状態で信号l0LDが高レベルに反転すると、NO
R+” −ト54の出力信号が高レベルに立ち上がり、
これに続いてANDダート56の出力信号も高レベルに
立ち上がる。するとラッチ6ノがリセッl−してその出
力信号Q3が低レベルに立ち下がる。これに続いてAN
D 6’ −) 58(7)出力信号(oscrtgs
h、;′r )は低レベルに下がり、この後、発振回路
62は再び発振動作を開始する。したがって、回路の動
作は信号HOLDに基づいて制御される。なお、この場
合にもタイミングソエネレータ60が動作を開始するタ
イミングは、f)’l 11.iと同様に2つのコマン
ド信号CO,M3 、 C0M4のレベル設定によシ選
択することができるのはもちろんである。
した際にリセットし、まだセットされることがないので
その出力信号Qlは常に低レベルとなっている。このよ
うな状態で信号l0LDが高レベルに反転すると、NO
R+” −ト54の出力信号が高レベルに立ち上がり、
これに続いてANDダート56の出力信号も高レベルに
立ち上がる。するとラッチ6ノがリセッl−してその出
力信号Q3が低レベルに立ち下がる。これに続いてAN
D 6’ −) 58(7)出力信号(oscrtgs
h、;′r )は低レベルに下がり、この後、発振回路
62は再び発振動作を開始する。したがって、回路の動
作は信号HOLDに基づいて制御される。なお、この場
合にもタイミングソエネレータ60が動作を開始するタ
イミングは、f)’l 11.iと同様に2つのコマン
ド信号CO,M3 、 C0M4のレベル設定によシ選
択することができるのはもちろんである。
以上説明したようにこの発明によれば、ホールド制御用
外部端子を有するマイクロプロセッサにおいて、上記端
子の信号とは無関係にゾログラム処理状態によシ任意に
ボールドM+b作を開始し、まだホールド動作後の再起
動は上記端子の信号の所定レベルへの反転に基づいて行
なうようにしたので、上記端子に供給される一定周期の
信号に呼応して所定のプログラム処理を実行させる際の
消費電力の低減化を言することかできる。
外部端子を有するマイクロプロセッサにおいて、上記端
子の信号とは無関係にゾログラム処理状態によシ任意に
ボールドM+b作を開始し、まだホールド動作後の再起
動は上記端子の信号の所定レベルへの反転に基づいて行
なうようにしたので、上記端子に供給される一定周期の
信号に呼応して所定のプログラム処理を実行させる際の
消費電力の低減化を言することかできる。
第1図(、)はCMOSインバータの回路図、第1図(
b)は同図(、)の等価回路図、第2図は第1図に示す
CMOSインバータの特性を示す波形図、第3図は従来
のCMO8形1チッゾマイクロプロセッサを利用した装
置を示すブロック図、第4図は第3図装置を説明するだ
めの図、第5図はこの発明に係るCMO8形1チ、ゾマ
イクロプロセッサの要部の構成を示す回路図、第6図は
第5図回路の動作を一例を示すタイミングチャート、第
7図はこの発明に係るマイクロプロセッサを利用した装
置を説明するだめの図、第8図は第5図回路の動作の他
の例を示すタイミングチャートである。 51・・・外部端子、52・・・インバータ、53゜5
5.59,61,71.72・・・ラッチ、54−NO
R+”−ト、56,57,5.11・ANIllr”−
)、60・・・タイミングジェネレータ、62・・・発
振回路、68・・・分周回路、69・・・ワンショット
回路、70・・・選択回路。
b)は同図(、)の等価回路図、第2図は第1図に示す
CMOSインバータの特性を示す波形図、第3図は従来
のCMO8形1チッゾマイクロプロセッサを利用した装
置を示すブロック図、第4図は第3図装置を説明するだ
めの図、第5図はこの発明に係るCMO8形1チ、ゾマ
イクロプロセッサの要部の構成を示す回路図、第6図は
第5図回路の動作を一例を示すタイミングチャート、第
7図はこの発明に係るマイクロプロセッサを利用した装
置を説明するだめの図、第8図は第5図回路の動作の他
の例を示すタイミングチャートである。 51・・・外部端子、52・・・インバータ、53゜5
5.59,61,71.72・・・ラッチ、54−NO
R+”−ト、56,57,5.11・ANIllr”−
)、60・・・タイミングジェネレータ、62・・・発
振回路、68・・・分周回路、69・・・ワンショット
回路、70・・・選択回路。
Claims (3)
- (1) ホールド制御用外部端子を有するマイクロプ
ロセッサにおいて、プログラム処理によってホールド動
作を開始させる手段と、ホールド動作の開始後、上記ホ
ールド制御用外部端子の信号の変化を検出して再起動さ
せる手段とを具備したことを特徴とするCMO8形1チ
ッゾマイクロプロセッサ。 - (2) ホールド制御用外部端子を有するマイクロプ
ロセッサにおいて、発振回路と、この発振回路の出力か
ら各種タイミング信号を発生するタイミングジェネレー
タと、プログラム処理によって発生するコマンドにより
セットされ、上記発振回路の発振動作が一時停止しさら
に発振再開後にリセットされる第1のレジスタと、プロ
グラム処理によって発生する上記とは異なるコマンドに
よりセットされ、かつ上記ホールド制御用外部端子の信
号の一方レベルへのレベル変化後にリセットされる第2
のレジスタと、上記第1のレジスタのセット後にセット
され、かつ第1のレジスタのセット後で上記ホールド制
御用外部端子の信号の他方レベルへのレベル変化後にリ
セットされる第3のレジスタとを備え、上記第3のレジ
スタの出力によシ上記発振回路の動作を制御するように
したことを特徴とするCMO8形1チップマイクロプロ
セッサ。 - (3)前記ホールド制御用外部端子に外部発振回路の出
力信号を供給するようにした特許請求の範囲第1項また
は第2項に記載のCMO8形lチップマイクロゾロセッ
ザ。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57143708A JPS5933549A (ja) | 1982-08-19 | 1982-08-19 | Cmos形1チツプマイクロプロセツサ |
EP83108170A EP0103755A2 (en) | 1982-08-19 | 1983-08-18 | CMOS single chip microprocessor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57143708A JPS5933549A (ja) | 1982-08-19 | 1982-08-19 | Cmos形1チツプマイクロプロセツサ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5933549A true JPS5933549A (ja) | 1984-02-23 |
JPH0450629B2 JPH0450629B2 (ja) | 1992-08-14 |
Family
ID=15345122
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57143708A Granted JPS5933549A (ja) | 1982-08-19 | 1982-08-19 | Cmos形1チツプマイクロプロセツサ |
Country Status (2)
Country | Link |
---|---|
EP (1) | EP0103755A2 (ja) |
JP (1) | JPS5933549A (ja) |
Families Citing this family (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB2150721A (en) * | 1983-12-02 | 1985-07-03 | Itt | Remote data collection and transport apparatus |
JPS61262827A (ja) * | 1985-05-15 | 1986-11-20 | Mitsubishi Electric Corp | 半導体集積回路装置 |
JPH0789346B2 (ja) * | 1985-07-05 | 1995-09-27 | 日本電気株式会社 | Dmaコントローラ |
DE3701919C1 (de) * | 1987-01-23 | 1988-07-14 | Neumann Elektronik Gmbh | Verfahren zur Reduzierung der Energieaufnahme einer Fernsprecheinrichtung,deren Versorgung mit elektrischer Energie ueber die Fernsprechleitung erfolgt,sowie Einrichtung zur Druchfuehrung des Verfahrens |
JPH0642691B2 (ja) * | 1988-05-21 | 1994-06-01 | 富士通株式会社 | 移動電話端末 |
US5935253A (en) * | 1991-10-17 | 1999-08-10 | Intel Corporation | Method and apparatus for powering down an integrated circuit having a core that operates at a speed greater than the bus frequency |
GB2260631B (en) * | 1991-10-17 | 1995-06-28 | Intel Corp | Microprocessor 2X core design |
US5842029A (en) * | 1991-10-17 | 1998-11-24 | Intel Corporation | Method and apparatus for powering down an integrated circuit transparently and its phase locked loop |
GB2264794B (en) * | 1992-03-06 | 1995-09-20 | Intel Corp | Method and apparatus for automatic power management in a high integration floppy disk controller |
US5473767A (en) * | 1992-11-03 | 1995-12-05 | Intel Corporation | Method and apparatus for asynchronously stopping the clock in a processor |
US5392437A (en) * | 1992-11-06 | 1995-02-21 | Intel Corporation | Method and apparatus for independently stopping and restarting functional units |
US5586332A (en) * | 1993-03-24 | 1996-12-17 | Intel Corporation | Power management for low power processors through the use of auto clock-throttling |
SG48805A1 (en) * | 1994-02-04 | 1998-05-18 | Intel Corp | Method and apparatus for control of power consumption in a computer system |
US5802132A (en) | 1995-12-29 | 1998-09-01 | Intel Corporation | Apparatus for generating bus clock signals with a 1/N characteristic in a 2/N mode clocking scheme |
US5821784A (en) * | 1995-12-29 | 1998-10-13 | Intel Corporation | Method and apparatus for generating 2/N mode bus clock signals |
US5834956A (en) | 1995-12-29 | 1998-11-10 | Intel Corporation | Core clock correction in a 2/N mode clocking scheme |
US5826067A (en) * | 1996-09-06 | 1998-10-20 | Intel Corporation | Method and apparatus for preventing logic glitches in a 2/n clocking scheme |
US5862373A (en) * | 1996-09-06 | 1999-01-19 | Intel Corporation | Pad cells for a 2/N mode clocking scheme |
-
1982
- 1982-08-19 JP JP57143708A patent/JPS5933549A/ja active Granted
-
1983
- 1983-08-18 EP EP83108170A patent/EP0103755A2/en not_active Withdrawn
Also Published As
Publication number | Publication date |
---|---|
EP0103755A2 (en) | 1984-03-28 |
JPH0450629B2 (ja) | 1992-08-14 |
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