JPS5929396Y2 - oscillation circuit - Google Patents

Description

【考案の詳細な説明】 本考案は発振回路、特に出力パルスのパルス幅及び繰返
し周期を独立に設定し得る発振器に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an oscillator circuit, and particularly to an oscillator in which the pulse width and repetition period of output pulses can be independently set.

従来のマルチバイブレークの如き弛張発振回路は、ＩＣ
化に際し充放電をあずかる複数個のコンデンサの夫々の
両端に端子を設ける必要があり、従って端子数に制約の
ある集積回路への適用が容易でないこと、また発振回路
の能動素子にトランジスタを使用した場合には、コンデ
ンサの放電開始時にトランジスタのペースエミッタ間に
ほぼ電源電圧に等しい逆偏倚電圧が印加され、従って高
い電源電圧では使用し難いという欠点を有していた。Relaxation oscillation circuits such as conventional multi-by-breaks are IC
It is necessary to provide terminals at both ends of each of the multiple capacitors responsible for charging and discharging, and therefore it is not easy to apply to integrated circuits where the number of terminals is limited. In this case, a reverse bias voltage approximately equal to the power supply voltage is applied between the pace emitters of the transistor at the start of discharging the capacitor, and therefore it has the disadvantage that it is difficult to use at a high power supply voltage.

本考案は従来の技術に内在する上記欠点を克服する為に
なされたものであり、従って本考案の目的は、集積回路
化するのに適し且つ動作特性の安定した信頼性の高い新
規な発振回路を提供することにある。The present invention has been made to overcome the above-mentioned drawbacks inherent in the conventional technology, and therefore, the purpose of the present invention is to provide a novel oscillation circuit that is suitable for integration into an integrated circuit and has stable operating characteristics and high reliability. Our goal is to provide the following.

本考案の他の目的は、出力パルスのパルス幅及び繰返し
周期を独立にしかも任意に設定することができる新規な
発振回路を提供することにある。Another object of the present invention is to provide a novel oscillation circuit in which the pulse width and repetition period of the output pulse can be independently and arbitrarily set.

本考案の上記目的は、第１の時定数回路が入力回路に接
続された第１のしきい値回路と、第２の時定数回路が入
力回路に接続された第２のしきい値回路とを有しており
、前記第１のしきい値回路の出力で前記第２の時定数回
路の充放電を制御し、前記第２のしきい値回路の出力で
前記第１の時定数回路の充放電を制御することを特徴と
した発振回路によって達成される。The above object of the present invention is to provide a first threshold circuit in which the first time constant circuit is connected to the input circuit, and a second threshold circuit in which the second time constant circuit is connected to the input circuit. The output of the first threshold circuit controls charging and discharging of the second time constant circuit, and the output of the second threshold circuit controls the charging and discharging of the first time constant circuit. This is achieved by an oscillation circuit that controls charging and discharging.

本考案による発振回路は、上記の如く二つの時定数回路
と二つのしきい値回路から成り、それぞれのしきい値回
路の出力で上記の二つの時定数回路を制御するループを
形成している点に特徴があり、そのために時定数回路の
一端が電源と共通にすることができ、且つ回路定数を適
宜選択することによりトランジスタのペースエミッタ間
に高い逆偏倚電圧が印加されるのを阻止することが可能
となり、しかも発振周期及び発振パルス幅を上記の二つ
の時定数で決定でき、それぞれ独立にしかも任意の値に
設定することができるのである。The oscillation circuit according to the present invention consists of two time constant circuits and two threshold circuits as described above, and the output of each threshold circuit forms a loop that controls the above two time constant circuits. It is characterized by the fact that one end of the time constant circuit can be shared with the power supply, and by appropriately selecting the circuit constant, it is possible to prevent a high reverse bias voltage from being applied between the pace emitters of the transistors. Moreover, the oscillation period and the oscillation pulse width can be determined by the above two time constants, and each can be set independently to arbitrary values.

次に本考案をその良好な一実施例について添付図面を参
照しながら詳細に説明しよう。Next, a preferred embodiment of the present invention will be described in detail with reference to the accompanying drawings.

第１図は本考案に係る発振回路の一実施例を示す構成図
である。FIG. 1 is a block diagram showing an embodiment of an oscillation circuit according to the present invention.

図に於て、抵抗器１とコンデンサ２は第１の時定数回路
を構成しており、トランジスタ４によってコンデンサ２
の充電が制御される。In the figure, resistor 1 and capacitor 2 constitute a first time constant circuit, and transistor 4 controls capacitor 2.
charging is controlled.

この第１の時定数回路の出力は、第１のしきい値回路５
で検出され、該しきい値回路５の出力は抵抗器３及びコ
ンデンサ６からなる第２の時定数回路のコンデンサ６の
放電を制御する。The output of this first time constant circuit is transmitted to the first threshold circuit 5.
The output of the threshold circuit 5 controls the discharge of a capacitor 6 of a second time constant circuit consisting of a resistor 3 and a capacitor 6.

第２の時定数回路の出力電圧は、第２のしきい値回路９
で検出され、その出力でトランジスタ４を制御し、発振
の出力パルスは出力端子すより得られる。The output voltage of the second time constant circuit is determined by the second threshold circuit 9.
The transistor 4 is controlled by its output, and the oscillation output pulse is obtained from the output terminal.

ここで使用するしきい値回路は差動増幅器を用いたレベ
ル検出器、あるいはシュミットトリガ回路のようなしき
い値がヒステリシス特性をもつ回路又はユニジャンクシ
ョントランジスタ、ＳＣＲの如さサイリスク等のサイリ
スク特性を有するもの等が用いられるが、本実施例に於
ては第１のしきい値回路としてトランジスタのベースエ
ミッタ間のしきい値を利用し、第２のしきい値回路とし
て第２図に示される如き周知のシュミットトリガ回路が
使用されている。The threshold circuit used here is a level detector using a differential amplifier, or a circuit with a threshold having hysteresis characteristics such as a Schmitt trigger circuit, or a unijunction transistor, or a circuit having a hysteresis characteristic such as a unijunction transistor or SCR. In this embodiment, the threshold voltage between the base and emitter of the transistor is used as the first threshold circuit, and the threshold voltage between the base and emitter of the transistor is used as the second threshold circuit, as shown in FIG. The well-known Schmitt trigger circuit is used.

ここで第１のしきい値回路５のしきい値ＥＴ、及び第２
のしきい値回路９のしきい値をＥＵＴＰ、 ＥＬＴＰと
なる。Here, the threshold value ET of the first threshold circuit 5 and the second threshold value ET
The threshold values of the threshold circuit 9 are EUTP and ELTP.

第１図に於て、今電源端子ｄに第３図に示すように時間
１＝１ｏで電源電圧Ｖ。In FIG. 1, the power supply voltage V is now applied to the power supply terminal d at time 1=1o as shown in FIG.

０が印加された場合には、端子ａの電圧は、コンデンサ
６の初期インピーダンスが低いために、しきい値回路９
の出力即ち端子すに現われる電圧は高レベルになってい
る、従ってトランジスタ４が導通状態にあり、従ってし
きい値回路５の入力レベルも基準電位（低レベル）とな
っており、しきい値回路５のトランジスタはカットオフ
状態になっている。When 0 is applied, the voltage at terminal a is lowered by the threshold voltage circuit 9 because the initial impedance of the capacitor 6 is low.
The output, that is, the voltage appearing at the terminal is at a high level, so the transistor 4 is in a conductive state, and therefore the input level of the threshold circuit 5 is also at the reference potential (low level), and the threshold circuit Transistor 5 is in a cutoff state.

故にコンデンサ６は抵抗器３を介して充電され、端子ａ
の電圧は抵抗器３及びコンデンサ６で定まる時定数で第
３図ａ′に見られる如く上昇し、時間ｔ＝ｔ１で第２の
しきい値回路９の高入カレ〜ｌ／ＥＵＴＰに達する。Therefore, capacitor 6 is charged via resistor 3 and terminal a
The voltage rises with a time constant determined by the resistor 3 and the capacitor 6, as shown in FIG.

このとき、しきい値回路９の出力即ち端子すの電圧は第
３図ｂ′に示される如く、低レベルになるために、トラ
ンジスタ４がカットオフになって、第１の時定数回路の
コンデンサ２の電荷は抵抗器１を通して放電する。At this time, the output of the threshold circuit 9, that is, the voltage at the terminal becomes low level as shown in FIG. 3b', so the transistor 4 is cut off and the capacitor of the first time constant circuit The charge of 2 is discharged through resistor 1.

従って第３図Ｃ′に示される如く時間１＝１１からｔ＝
ｔ２の間に端子Ｃの電圧が抵抗器１及びコンデンサ２で
定まる時定数に従って増加し、時間ｔ＝ｔ２でしきい値
回路５のしきい値ＥＴに達する。Therefore, as shown in FIG. 3C', from time 1=11 to t=
During t2, the voltage at terminal C increases according to a time constant determined by resistor 1 and capacitor 2, and reaches the threshold value ET of threshold circuit 5 at time t=t2.

従ってそのときしきい値回路５のトランジスタ５′が導
通し、その結果コンデンサ６は放電を開始するので端子
ａの電圧は第３図ａ′の如く低下し、しきい値回路９の
低入力レベルＥＬＴＰに達し、それによってしきい値回
路９の出力は第３図ｂ′に見られる如く高レベルになる
。Therefore, at that time, the transistor 5' of the threshold circuit 5 becomes conductive, and as a result, the capacitor 6 starts discharging, so that the voltage at the terminal a decreases as shown in FIG. ELTP is reached, whereby the output of the threshold circuit 9 goes high as seen in FIG. 3b'.

このとき再びトランジスタ４が導通し、端子Ｃの電圧が
低下し時間１＝１３に達するとしきい値回路５のトラン
ジスタ５′はカットオフになり、再びコンデンサ６の充
電が開始され時間１−ｔ４で端子ａの電圧がＥＵＴＰに
達するときにしきい値回路９の出力は低レベルになる。At this time, transistor 4 becomes conductive again, and the voltage at terminal C decreases until time 1=13 is reached, transistor 5' of threshold circuit 5 is cut off, and charging of capacitor 6 starts again at time 1-t4. When the voltage at terminal a reaches EUTP, the output of threshold circuit 9 becomes low level.

以下このような動作を繰返し発振が持続する。Thereafter, such operations are repeated and the oscillation continues.

従って、第３図ｂ′のＴ１区間は抵抗器３及びコンデン
サ６で構成する時定数回路できまり、Ｔ２区間は抵抗器
１及びコンデンサ２で構成する時定数回路できまり、互
に独立である。Therefore, the T1 interval in FIG. 3b' is determined by a time constant circuit composed of a resistor 3 and a capacitor 6, and the T2 interval is determined by a time constant circuit composed of a resistor 1 and a capacitor 2, which are independent from each other.

又定常発振動作時の発振周期はＴ１＋Ｔ２となる。Further, the oscillation period during steady oscillation operation is T1+T2.

次に第２図に示された周知のシュミット回路につき少し
説明を加えておく。Next, a little explanation will be added about the well-known Schmitt circuit shown in FIG.

トランジスタ１１とトランジスタ１５はエミッタが共通
に接続されており共通のエミッタ抵抗器１３を介して接
地されるとともに、それぞれのコレクタは抵抗１２及び
１４を介して電源に接続され、トランジスタ１１のコレ
クタとトランジスタ１５のベースが接続されていて抵抗
器１６を介して接地されている。The emitters of the transistors 11 and 15 are commonly connected and grounded through a common emitter resistor 13, and their respective collectors are connected to the power supply through resistors 12 and 14, so that the collector of the transistor 11 and the transistor 15 is connected to the ground via a resistor 16.

抵抗器１４の両端にトランジスタ１７が接続されており
、そのコレクタは抵抗器１８を介して接地されてコレク
タより出力が得られる。A transistor 17 is connected to both ends of the resistor 14, the collector of which is grounded via a resistor 18, and an output is obtained from the collector.

この回路においてＥＵＴＰはトランジスタ１１がカット
オフの場合のトランジスタ１５のベース電圧できまり、
ＢＬＴＰはトランジスタ１５がカットオフのときのトラ
ンジスタ１５のベース電圧できまることになるのでヒス
テリシス特性を呈する。In this circuit, EUTP is determined by the base voltage of transistor 15 when transistor 11 is cut off,
Since BLTP is determined by the base voltage of transistor 15 when transistor 15 is cut off, it exhibits hysteresis characteristics.

トランジスタ１１と１５の動作の詳細については、例え
ば日刊工業新聞社発行１トランジスタパルス回路“都８
頁〜第７４頁等に記載されている。For details on the operation of transistors 11 and 15, see, for example, 1 Transistor Pulse Circuit “Miyako 8” published by Nikkan Kogyo Shimbun.
It is described on pages 74 to 74.

本考案によれば、以上の如く比較的簡単な構成によって
、周期及びパルス幅が独立に、しかも任意に設定できる
発振回路が与えられ、また、時定数回路の一端が電源と
共通にできるために端子数に制約のある集積回路への適
用もきわめて容易である。According to the present invention, with the relatively simple configuration as described above, an oscillation circuit whose period and pulse width can be set independently and arbitrarily is provided, and also because one end of the time constant circuit can be shared with the power supply. Application to integrated circuits with a limited number of terminals is also extremely easy.

また回路定数を選択することによって電圧の程度を定め
ることができるので、ペースエミッタ間に高い逆バイア
ス電圧が印加されることが阻止できる利点かあり、更に
は出力されるパルス波形の立上りが良好で信頼性が高い
という効果も存する。In addition, since the level of voltage can be determined by selecting circuit constants, this has the advantage of preventing high reverse bias voltage from being applied between pace emitters, and further improving the rise of the output pulse waveform. There is also the effect of high reliability.

以上本考案はその良好な一実施例について説明されたが
、それは単なる例示的なものであって制限的意味を有す
るものでないことは勿論である。Although one preferred embodiment of the present invention has been described above, it is a matter of course that this is merely an example and does not have a restrictive meaning.

従って本考案の精神及び範囲から逸脱することなしに本
考案は種々の変更を加えて実施することができる。Accordingly, the present invention may be practiced with various modifications without departing from the spirit and scope of the invention.

例えば、第１図に示された実施例においては第１の時定
数回路及び第２の時定数回路としてＣＲの並列回路及び
ＣＲの直列回路が使用されているが、周辺回路を多少変
更することによってこれらを直列回路及び並列回路に変
形しても一様に本発明の目的を達成し得るし、またＣＲ
の代りにＬＲを使用してもよいことは明らかであり、要
するに本考案に従って正帰還がかかる様な閉ループを形
成されればよい。For example, in the embodiment shown in FIG. 1, a CR parallel circuit and a CR series circuit are used as the first time constant circuit and the second time constant circuit, but the peripheral circuits may be slightly modified. Even if these are transformed into series circuits and parallel circuits, the object of the present invention can be uniformly achieved.
It is obvious that LR may be used instead of , and in short, it is sufficient to form a closed loop that provides positive feedback according to the present invention.

しかるにそれらの変形はすべて前記した本願実用新案登
録請求の範囲内に包含されるものである。However, all such modifications are included within the scope of the above-mentioned utility model registration claims.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本考案に係る発振器の一実施例を示す構成図、
第２図は本考案に使用するのに好適なしきい値回路の一
例を示す図、第３図は本考案の動作を説明するための波
形図である。 １ ３ ７ １２ １３ １４ １６ １Ｂ・・・・・
・抵抗器、２，６・・・・・・コンデンサ、４．５’、
１１゜１５．１７・・・・・・トランジスタ、５，９・
・・・・・しきい値回路、ａ′・・・・・・端子ａの電
圧波形、ｂ′・・・・・・端子すの電圧波形、Ｃ′・・
・・・・端子Ｃの電圧波形。FIG. 1 is a configuration diagram showing an embodiment of an oscillator according to the present invention,
FIG. 2 is a diagram showing an example of a threshold circuit suitable for use in the present invention, and FIG. 3 is a waveform diagram for explaining the operation of the present invention. 1 3 7 12 13 14 16 1B...
・Resistor, 2,6... Capacitor, 4.5',
11゜15.17・・・Transistor, 5,9・
...Threshold circuit, a'... Voltage waveform of terminal a, b'... Voltage waveform of terminal A, C'...
...Voltage waveform of terminal C.

Claims (1)

【実用新案登録請求の範囲】[Scope of utility model registration request] 第１および第２の電源端子と、夫々の一端が前記第１の
電源端子に接続され他端が共通接続された第１の抵抗お
よび第１のコンデンサと、これら第１の抵抗および第１
のコンデンサの他端の共通接続点と前記第２の電源端子
との間に接続され前記第１のコンデンサへの充電路を形
成する第１のトランジスタと、前記第１および第２の電
源端子間に直列接続された第２の抵抗および第２のコン
デンサと、前記第１のコンデンサの放電による電圧変化
に応答して前記第２のコンデンサの放電路を形成する第
２のトランジスタと、前記第２のコンデンサの充放電に
よる電圧変化に応答して前記第１のトランジスタの動作
を制御するしきい値回路とを有することを特徴とする発
振回路。first and second power supply terminals, a first resistor and a first capacitor each having one end connected to the first power supply terminal and the other end commonly connected;
a first transistor connected between a common connection point of the other end of the capacitor and the second power supply terminal to form a charging path to the first capacitor, and between the first and second power supply terminals; a second resistor and a second capacitor connected in series to the first capacitor; a second transistor forming a discharge path for the second capacitor in response to a voltage change due to discharge of the first capacitor; and a threshold circuit that controls the operation of the first transistor in response to voltage changes due to charging and discharging of the capacitor.