JPS5820941Y2 - dropout circuit - Google Patents

Description

【考案の詳細な説明】 この考案は例えば入力信号パルスの周波数が所定値より
低くなった場合に、そのパルスの供給を停止するドロッ
プアウト回路に関する。DETAILED DESCRIPTION OF THE INVENTION This invention relates to a dropout circuit that stops supplying input signal pulses, for example, when the frequency of the pulses becomes lower than a predetermined value.

例えば電磁流量計変換器においてその流速が遅くなり出
力パルスの周波数が所定値以下になると誤差が大きくな
るため、このような信号が出力されるのを停止させるた
めにドロップアウト回路が使用される。For example, in an electromagnetic flow meter converter, if the flow rate slows down and the frequency of the output pulse falls below a predetermined value, the error increases, so a dropout circuit is used to stop outputting such a signal.

従来のドロップアウト回路は例えば第１図に示すように
構成される。A conventional dropout circuit is configured as shown in FIG. 1, for example.

第１図において１は入力端子を示し、この入力端子１に
周波数又はオンオフ比が変化する例えば第２図に示すよ
うな信号Ｐ、が供給される。In FIG. 1, numeral 1 indicates an input terminal, to which a signal P whose frequency or on-off ratio changes, for example, as shown in FIG. 2, is supplied.

この入力パルス信号は必要に応じて抵抗器２を通じてエ
ミッタ接地型に接続されたトランジスタ３のベースに供
給され、トランジスタ３のコレクタより増幅され極性反
転されて出力される。This input pulse signal is supplied to the base of a transistor 3 connected in a common emitter type through a resistor 2 as necessary, and is amplified and outputted from the collector of the transistor 3 with its polarity inverted.

トランジスタ３のコレクタ出力は周波数（又はオンオフ
比）判別回路４とナントゲート回路５の一方の入力端子
とに供給され、周波数判別回路４の出力がナントゲート
回路５の他方の入力端子に供給される。The collector output of the transistor 3 is supplied to a frequency (or on/off ratio) discrimination circuit 4 and one input terminal of a Nant gate circuit 5, and the output of the frequency discrimination circuit 4 is supplied to the other input terminal of the Nant gate circuit 5. .

周波数（又はオンオフ比）判別回路４はトランジスタ３
のコレクタとナントゲート回路５の他方の入力端子間に
接続した抵抗器６−ダイオード７ナンドゲート素子をイ
ンバート接続したインバート８とより戒る直列回路と、
抵抗器１１とコンデンサ１３とより戊る並列回路により
構成された周波数−電圧変換回路ＦＶと、抵抗器１０と
コンデンサ１２とより成る並列回路と抵抗器１６及びイ
ンバータ１４とにより構成された正帰還回路Ｐｎ、とに
より構成される。The frequency (or on/off ratio) discrimination circuit 4 is a transistor 3
and an invert 8 in which a resistor 6, a diode 7, and a NAND gate element are connected between the collector and the other input terminal of the NAND gate circuit 5,
A frequency-voltage conversion circuit FV constituted by a parallel circuit consisting of a resistor 11 and a capacitor 13, a positive feedback circuit constituted by a parallel circuit consisting of a resistor 10 and a capacitor 12, a resistor 16, and an inverter 14. Pn.

このようなドロップアウト回路によれば入力端子１に第
２図Ａに示すようなパルスＰ、が供給されると、パルス
Ｐ８が供給されている間だけトランジスタ３がオンとな
り、ダイオード７と抵抗器６を通じてコンデンサ１２．
１３を充電する。According to such a dropout circuit, when a pulse P as shown in FIG. 2A is supplied to the input terminal 1, the transistor 3 is turned on only while the pulse P8 is supplied, and the diode 7 and the resistor 6 through capacitor 12.
Charge 13.

パルスＰ８が立下るとトランジスタ３がオフになり、コ
ンデンサ１２．１３に充電された電荷はダイオード７の
存在により抵抗器１０と１１だけを通じて放電する。When the pulse P8 falls, the transistor 3 is turned off and the charge stored in the capacitor 12, 13 is discharged only through the resistors 10 and 11 due to the presence of the diode 7.

従ってパルスＰａの繰返し周波数が高い程（又は周波数
が一定でパルス幅が変化する場合はパルス幅が広い程）
コンデンサ１２と１３に充電される電圧は高くなり、イ
ンバータ８の入力端子の電位を接地電位に向って偏倚さ
せる。Therefore, the higher the repetition frequency of pulse Pa (or the wider the pulse width if the frequency is constant and the pulse width changes)
The voltage charged to capacitors 12 and 13 becomes high, biasing the potential at the input terminal of inverter 8 toward ground potential.

また人力パルスＰ８の周波数が低くなると（又はパルス
幅が狭くなる程）コンデンサ１２と１３に対する充電回
数が減るからこれらの充電電圧は減少し、この結果イン
バータ８の入力端子の電位は正極電位に近ずく。Furthermore, as the frequency of the human pulse P8 becomes lower (or the pulse width becomes narrower), the number of times the capacitors 12 and 13 are charged decreases, so their charging voltage decreases, and as a result, the potential at the input terminal of the inverter 8 approaches the positive potential. Drop.

このように周波数−電圧変換器ＦＶは入力パルスの周波
数に応じた直流電圧を出力するものであるから、入力パ
ルスの周波数が高い場合はインバータ８の入力にはＯ論
理が供給され、入力パルスの周波数が低い場合にはイン
バータ８には１論理が供給される。In this way, the frequency-voltage converter FV outputs a DC voltage according to the frequency of the input pulse, so when the frequency of the input pulse is high, O logic is supplied to the input of the inverter 8, and the frequency of the input pulse is When the frequency is low, the inverter 8 is supplied with logic 1.

このようにして入力パルスの周波数が高い場合又はパル
ス幅が広い場合はインバータ８の出力は１論理に保持さ
れ、この１論理出力がナントゲート回路５の一方の入力
端子に供給されるからナントゲート回路５の出力、即ち
ドロップアウト回路の出力端子１５からはトランジスタ
３のコレクタ出力を極性反転したパルスが出力される。In this way, when the frequency of the input pulse is high or the pulse width is wide, the output of the inverter 8 is held at 1 logic, and this 1 logic output is supplied to one input terminal of the Nant gate circuit 5. A pulse obtained by inverting the polarity of the collector output of the transistor 3 is output from the output of the circuit 5, that is, the output terminal 15 of the dropout circuit.

従ってこの出力パルスは入力端子１に供給したパルス信
号と同一波形となる。Therefore, this output pulse has the same waveform as the pulse signal supplied to input terminal 1.

−古人カパルスの周波数が低くなると（又は入力パルス
のパルス幅が狭くなると）インバータ８の入力電位が正
極電源端子９の電位に近ずく。- When the frequency of the ancient couple becomes lower (or when the pulse width of the input pulse becomes narrower), the input potential of the inverter 8 approaches the potential of the positive power supply terminal 9.

インバータ８の入力電圧がインバータ８の反転しきい値
より高くなるとインバータ８の出力がＯ論理に反転し、
ナントゲート回路５の一方の入力端子にＯ論理を供給す
る。When the input voltage of the inverter 8 becomes higher than the inversion threshold of the inverter 8, the output of the inverter 8 is inverted to O logic,
O logic is supplied to one input terminal of the Nant gate circuit 5.

このためナントゲート回路５はゲートを閉じ出力端子１
５は常時１論理に保持されドロップアウト状態とされる
。Therefore, the Nant gate circuit 5 closes the gate and the output terminal 1
5 is always held at logic 1 and is in a dropout state.

このドロップアウト状態ではインバータ８の出力がＯ論
理となるから、この０論理出力が正帰還回路Ｐｎｒを構
成するインバータ１４によって１論理に反転され抵抗器
１０と１１との接続点に供給されるからこの接続点の電
位が正極端子９の電位に近すきインバータ８の入力電位
は増々正極電位に近ずく。In this dropout state, the output of the inverter 8 becomes O logic, and this 0 logic output is inverted to 1 logic by the inverter 14 forming the positive feedback circuit Pnr and is supplied to the connection point between the resistors 10 and 11. As the potential of this connection point approaches the potential of the positive terminal 9, the input potential of the inverter 8 increasingly approaches the positive potential.

よってインバータ８の入力をより一層正極端子９の電位
に近ずけるからインバータ１４の出力はインバータ８の
入力に対し正帰還として作用する。Therefore, since the input of the inverter 8 is brought closer to the potential of the positive terminal 9, the output of the inverter 14 acts as positive feedback to the input of the inverter 8.

またこの正帰還ループによって入力信号Ｐ、の周波数変
化に対するインバータ８の反転動作にヒステリシスを持
たせ、一旦ドロップアウト状態に達するとドロップアウ
トに達したときの周波数より入力信号の周波数が高くな
らないと非ドロツプアウト状態に戻らないようにし、ド
ロップアウトと非ドロップアウトの境において安定に動
作するようにしている。In addition, this positive feedback loop provides hysteresis in the inverting operation of the inverter 8 in response to changes in the frequency of the input signal P, so that once the dropout state is reached, the input signal frequency must become higher than the frequency at which dropout was reached. This prevents the system from returning to the dropout state and ensures stable operation between dropout and non-dropout states.

このように従来の回路は２個のインバータ８と１４及び
１個のナントゲート回路５との全部で３個のディジタル
論理素子を使用するものであった。As described above, the conventional circuit uses a total of three digital logic elements, two inverters 8 and 14, and one Nant gate circuit 5.

この考案の目的はこのようなドロップアウト回路を簡素
化し、２個のディジタル論理素子によって構成しようと
するものである。The purpose of this invention is to simplify such a dropout circuit and to construct it by two digital logic elements.

この考案では出力端子１５の出力信号を正帰還信号とし
て利用し、これによって正帰還回路Ｐ。In this invention, the output signal of the output terminal 15 is used as a positive feedback signal, thereby forming a positive feedback circuit P.

ｆを構成するインバータ１４を省略するようにしたもの
である。The inverter 14 constituting f is omitted.

以下この考案の一実施例を図面について詳細に説明する
。An embodiment of this invention will be described in detail below with reference to the drawings.

第３図はこの考案の一実施例を示し、第１図と対応する
部分には同一符号を附してその重複説明は省略するも、
この例ではナントゲート回路５の出力を抵抗器１６を通
じて抵抗器１０−１１の接続中点に供給するように構成
するものである。FIG. 3 shows an embodiment of this invention, and parts corresponding to those in FIG.
In this example, the output of the Nant gate circuit 5 is configured to be supplied through the resistor 16 to the connection midpoint of the resistors 10-11.

このように構成することにより入力パルスの周波数が高
く、周波数−電圧変換回路ＦＶの出力電位が接地電位に
近い場合はインバータ８の出力は１論理に保持される。With this configuration, when the frequency of the input pulse is high and the output potential of the frequency-voltage conversion circuit FV is close to the ground potential, the output of the inverter 8 is held at 1 logic.

よってナントゲート回路５の一方の入力端子には１論理
が供給されるからこのナントゲート回路５は開かれ出力
端子１５には入力端子１に供給されるパルス信号と同一
波形の出力パルスが得られる。Therefore, since 1 logic is supplied to one input terminal of the Nant gate circuit 5, the Nant gate circuit 5 is opened and an output pulse having the same waveform as the pulse signal supplied to the input terminal 1 is obtained at the output terminal 15. .

−古人カパルスの周波数が低くなり周波数−電圧変換回
路ＦＶの出力電圧がインバータ８の反転しきい値より高
くなるとインバータ８の出力はＯ・論理となる。- When the frequency of the ancient couple becomes low and the output voltage of the frequency-voltage conversion circuit FV becomes higher than the inversion threshold of the inverter 8, the output of the inverter 8 becomes O-logic.

ナントゲート回路５の一方の入力端子に０論理が供給さ
れるとこの状態では他方の入力端子が１論理となっても
０論理となっても出力は１論理に保持されナントゲート
回路は閉じた状態に保たれる。When 0 logic is supplied to one input terminal of the Nantes gate circuit 5, in this state, even if the other input terminal becomes 1 logic or 0 logic, the output is held at 1 logic and the Nantes gate circuit is closed. kept in condition.

従って出力端子１５は１論理に保持されドロップアウト
状態となる。Therefore, the output terminal 15 is held at logic 1 and enters a dropout state.

このとき周波数−電圧変換回路ＦＶの抵抗器１０と１１
及びコンテ゛ンサ１２と１３の接続中点にナントゲート
回路５の１論理出力が抵抗器１６を通じて供給されるか
ら周波数−電圧変換回路ＦＶの出力電圧は更に正極電位
側に偏倚され、インバータ８の入力は増々正極電位側に
偏倚され正帰還が施される。At this time, resistors 10 and 11 of the frequency-voltage conversion circuit FV
Since the 1 logic output of the Nandt gate circuit 5 is supplied to the connection midpoint between the capacitors 12 and 13 through the resistor 16, the output voltage of the frequency-voltage conversion circuit FV is further biased toward the positive potential side, and the input of the inverter 8 is It is increasingly biased towards the positive electrode potential side and positive feedback is applied.

従って第１図で説明した従来例と同様に入力パルスの周
波数が成る周波数より低くなるとドロップアウト状態と
なり、ドロップアウト状態ではインバータ８の入力側に
正帰還が施されるからドロップアウト状態に入るときの
周波数とドロップアウト状態から脱するときの周波数と
の間にヒステリシスが付され、ドロップアウトと非ドロ
ップアウトの境界における動作を安定化することができ
る。Therefore, as in the conventional example explained in FIG. 1, when the frequency of the input pulse becomes lower than the frequency, a dropout state occurs, and in the dropout state, positive feedback is applied to the input side of the inverter 8, so when the dropout state is entered. A hysteresis is provided between the frequency at which the dropout occurs and the frequency at which the dropout state is exited, thereby stabilizing the operation at the boundary between dropout and non-dropout.

尚インバータとしてはナントゲート回路のインバート接
続したものに限らず、例えば第４図に示すようにインバ
ータそのものを使用しても良い。Note that the inverter is not limited to an invert-connected Nandt gate circuit, and an inverter itself may be used, for example, as shown in FIG. 4.

また抵抗器１６の抵抗値を適当に選ぶことにより第５図
に示すように抵抗器１１とコンデンサ１３によって周波
数−電圧変換回路ＦＶを構成することもできる。Furthermore, by appropriately selecting the resistance value of the resistor 16, a frequency-voltage conversion circuit FV can be constructed from the resistor 11 and the capacitor 13 as shown in FIG.

また入力端子１に供給されるパルス信号が例えば第２図
Ｂに示すような波形Ｐａ′の場合には第６図に示すよう
にナントゲート回路５の代りにアンドゲート回路５′を
使用することができる。Furthermore, if the pulse signal supplied to the input terminal 1 has a waveform Pa' as shown in FIG. 2B, for example, an AND gate circuit 5' may be used in place of the Nant gate circuit 5 as shown in FIG. Can be done.

この場合には周波数−電圧変換回路ＦＶはインバータ８
の入力端子と共通電位点との間に接続される。In this case, the frequency-voltage conversion circuit FV is the inverter 8
is connected between its input terminal and a common potential point.

また入力パルスは第２図Ａに示したようにパルス幅が狭
い場合に限らずオン、オフ比が５０％に近いものにも適
用することができる。Further, the input pulse is not limited to a case where the pulse width is narrow as shown in FIG. 2A, but can also be applied to a case where the on/off ratio is close to 50%.

このように入力パルスのパルス幅が大きい場合には第７
図に示すように入力端子１とトランジスタ３のベースと
の間に微分回路１８を設け、この微分回路１８によって
入力パルスＰＣを微分しトランジスタ３にて増幅すると
、入力パルスＰＣの立上り時の微分パルスＰｄだけが極
性反転されてトランジスタ３のコレクタに出力される。In this way, when the pulse width of the input pulse is large, the seventh
As shown in the figure, a differentiating circuit 18 is provided between the input terminal 1 and the base of the transistor 3, and when the input pulse PC is differentiated by the differentiating circuit 18 and amplified by the transistor 3, the differential pulse at the rising edge of the input pulse PC is Only Pd has its polarity inverted and is output to the collector of transistor 3.

従ってその負極性の微分パルスＰｄを周波数−電圧変換
回路ＦＶにてその周波数に対応した電圧値に変換し、イ
ンバータ８に供給すれば上述と同様に動作させることが
できる。Therefore, if the negative polarity differential pulse Pd is converted into a voltage value corresponding to the frequency by the frequency-voltage conversion circuit FV and supplied to the inverter 8, it can be operated in the same manner as described above.

以上説明したようにこの考案によれば２つのディジタル
論理素子によってドロップアウト回路を構成することが
でき、ドロップアウト回路の構成を簡素化することがで
きる。As explained above, according to this invention, the dropout circuit can be configured by two digital logic elements, and the configuration of the dropout circuit can be simplified.

また例えば他の回路を構成するためのディジタルＩＣの
内部に余っているディジタル論理素子を使ってドロップ
アウト回路を構成することもでき、簡単にドロップアウ
ト回路を構成することができる。Furthermore, the dropout circuit can also be constructed using, for example, digital logic elements left over inside a digital IC for configuring other circuits, and the dropout circuit can be easily constructed.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は従来のドロップアウト回路を説明するための接
続図、第２図はその動作の説明に供する波形図、第３図
はこの考案の一実施例を示す接続図、第４図乃至第７図
はこの考案の他の実施例を示す接続図である。 １：入力端子、４：周波数判別回路、Ｆｖ：周波数電圧
変換回路、Ｐｎｆ：正帰還回路、５，８，１４ ：デイ
ジタル論理素子。Fig. 1 is a connection diagram for explaining a conventional dropout circuit, Fig. 2 is a waveform diagram for explaining its operation, Fig. 3 is a connection diagram showing an embodiment of this invention, and Figs. FIG. 7 is a connection diagram showing another embodiment of this invention. 1: input terminal, 4: frequency discrimination circuit, Fv: frequency voltage conversion circuit, Pnf: positive feedback circuit, 5, 8, 14: digital logic element.

Claims (1)

【実用新案登録請求の範囲】[Scope of utility model registration request] コンテ゛ンサと抵抗器からなる充放電回路に入力パルス
毎に略一定電流を充電するように構成したパルス周波数
（又はオンオフ比）−電圧変換回路と、該パルス周波数
−電圧変換回路のコンデンサの放電電流が上記抵抗器だ
けに流れるように充電電流路に挿入されたダイオードと
、上記パルス周波数−電圧変換回路の出力信号に関連し
た信号と上記入力パルスに関連したパルス信号を入力と
し上記パルス周波数−電圧変換回路の変換電圧が所定値
以上の状態で入力パルス信号の通過を阻止するゲート回
路と、該ゲート回路の出力の一部を上記充放電回路に入
力し、上記ゲート回路の出力電圧により上記充放電回路
の電位を偏倚させて正帰還させる正帰還回路とを具備し
て成るドロップアウト回路。A pulse frequency (or on/off ratio)-voltage conversion circuit configured to charge a substantially constant current for each input pulse into a charging/discharging circuit consisting of a capacitor and a resistor, and a discharge current of a capacitor in the pulse frequency-voltage conversion circuit. A diode inserted in the charging current path so that the current flows only through the resistor, and a signal related to the output signal of the pulse frequency-voltage conversion circuit and a pulse signal related to the input pulse are input to the pulse frequency-voltage conversion circuit. A gate circuit that blocks the passage of an input pulse signal when the converted voltage of the circuit is higher than a predetermined value, and a part of the output of the gate circuit is input to the charge/discharge circuit, and the charge/discharge is performed by the output voltage of the gate circuit. A dropout circuit comprising a positive feedback circuit that biases the potential of the circuit and provides positive feedback.