JPS5929396Y2 - 発振回路 - Google Patents
発振回路Info
- Publication number
- JPS5929396Y2 JPS5929396Y2 JP14015282U JP14015282U JPS5929396Y2 JP S5929396 Y2 JPS5929396 Y2 JP S5929396Y2 JP 14015282 U JP14015282 U JP 14015282U JP 14015282 U JP14015282 U JP 14015282U JP S5929396 Y2 JPS5929396 Y2 JP S5929396Y2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- capacitor
- transistor
- threshold
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Description
【考案の詳細な説明】
本考案は発振回路、特に出力パルスのパルス幅及び繰返
し周期を独立に設定し得る発振器に関する。
し周期を独立に設定し得る発振器に関する。
従来のマルチバイブレークの如き弛張発振回路は、IC
化に際し充放電をあずかる複数個のコンデンサの夫々の
両端に端子を設ける必要があり、従って端子数に制約の
ある集積回路への適用が容易でないこと、また発振回路
の能動素子にトランジスタを使用した場合には、コンデ
ンサの放電開始時にトランジスタのペースエミッタ間に
ほぼ電源電圧に等しい逆偏倚電圧が印加され、従って高
い電源電圧では使用し難いという欠点を有していた。
化に際し充放電をあずかる複数個のコンデンサの夫々の
両端に端子を設ける必要があり、従って端子数に制約の
ある集積回路への適用が容易でないこと、また発振回路
の能動素子にトランジスタを使用した場合には、コンデ
ンサの放電開始時にトランジスタのペースエミッタ間に
ほぼ電源電圧に等しい逆偏倚電圧が印加され、従って高
い電源電圧では使用し難いという欠点を有していた。
本考案は従来の技術に内在する上記欠点を克服する為に
なされたものであり、従って本考案の目的は、集積回路
化するのに適し且つ動作特性の安定した信頼性の高い新
規な発振回路を提供することにある。
なされたものであり、従って本考案の目的は、集積回路
化するのに適し且つ動作特性の安定した信頼性の高い新
規な発振回路を提供することにある。
本考案の他の目的は、出力パルスのパルス幅及び繰返し
周期を独立にしかも任意に設定することができる新規な
発振回路を提供することにある。
周期を独立にしかも任意に設定することができる新規な
発振回路を提供することにある。
本考案の上記目的は、第1の時定数回路が入力回路に接
続された第1のしきい値回路と、第2の時定数回路が入
力回路に接続された第2のしきい値回路とを有しており
、前記第1のしきい値回路の出力で前記第2の時定数回
路の充放電を制御し、前記第2のしきい値回路の出力で
前記第1の時定数回路の充放電を制御することを特徴と
した発振回路によって達成される。
続された第1のしきい値回路と、第2の時定数回路が入
力回路に接続された第2のしきい値回路とを有しており
、前記第1のしきい値回路の出力で前記第2の時定数回
路の充放電を制御し、前記第2のしきい値回路の出力で
前記第1の時定数回路の充放電を制御することを特徴と
した発振回路によって達成される。
本考案による発振回路は、上記の如く二つの時定数回路
と二つのしきい値回路から成り、それぞれのしきい値回
路の出力で上記の二つの時定数回路を制御するループを
形成している点に特徴があり、そのために時定数回路の
一端が電源と共通にすることができ、且つ回路定数を適
宜選択することによりトランジスタのペースエミッタ間
に高い逆偏倚電圧が印加されるのを阻止することが可能
となり、しかも発振周期及び発振パルス幅を上記の二つ
の時定数で決定でき、それぞれ独立にしかも任意の値に
設定することができるのである。
と二つのしきい値回路から成り、それぞれのしきい値回
路の出力で上記の二つの時定数回路を制御するループを
形成している点に特徴があり、そのために時定数回路の
一端が電源と共通にすることができ、且つ回路定数を適
宜選択することによりトランジスタのペースエミッタ間
に高い逆偏倚電圧が印加されるのを阻止することが可能
となり、しかも発振周期及び発振パルス幅を上記の二つ
の時定数で決定でき、それぞれ独立にしかも任意の値に
設定することができるのである。
次に本考案をその良好な一実施例について添付図面を参
照しながら詳細に説明しよう。
照しながら詳細に説明しよう。
第1図は本考案に係る発振回路の一実施例を示す構成図
である。
である。
図に於て、抵抗器1とコンデンサ2は第1の時定数回路
を構成しており、トランジスタ4によってコンデンサ2
の充電が制御される。
を構成しており、トランジスタ4によってコンデンサ2
の充電が制御される。
この第1の時定数回路の出力は、第1のしきい値回路5
で検出され、該しきい値回路5の出力は抵抗器3及びコ
ンデンサ6からなる第2の時定数回路のコンデンサ6の
放電を制御する。
で検出され、該しきい値回路5の出力は抵抗器3及びコ
ンデンサ6からなる第2の時定数回路のコンデンサ6の
放電を制御する。
第2の時定数回路の出力電圧は、第2のしきい値回路9
で検出され、その出力でトランジスタ4を制御し、発振
の出力パルスは出力端子すより得られる。
で検出され、その出力でトランジスタ4を制御し、発振
の出力パルスは出力端子すより得られる。
ここで使用するしきい値回路は差動増幅器を用いたレベ
ル検出器、あるいはシュミットトリガ回路のようなしき
い値がヒステリシス特性をもつ回路又はユニジャンクシ
ョントランジスタ、SCRの如さサイリスク等のサイリ
スク特性を有するもの等が用いられるが、本実施例に於
ては第1のしきい値回路としてトランジスタのベースエ
ミッタ間のしきい値を利用し、第2のしきい値回路とし
て第2図に示される如き周知のシュミットトリガ回路が
使用されている。
ル検出器、あるいはシュミットトリガ回路のようなしき
い値がヒステリシス特性をもつ回路又はユニジャンクシ
ョントランジスタ、SCRの如さサイリスク等のサイリ
スク特性を有するもの等が用いられるが、本実施例に於
ては第1のしきい値回路としてトランジスタのベースエ
ミッタ間のしきい値を利用し、第2のしきい値回路とし
て第2図に示される如き周知のシュミットトリガ回路が
使用されている。
ここで第1のしきい値回路5のしきい値ET、及び第2
のしきい値回路9のしきい値をEUTP、 ELTPと
なる。
のしきい値回路9のしきい値をEUTP、 ELTPと
なる。
第1図に於て、今電源端子dに第3図に示すように時間
1=1oで電源電圧V。
1=1oで電源電圧V。
0が印加された場合には、端子aの電圧は、コンデンサ
6の初期インピーダンスが低いために、しきい値回路9
の出力即ち端子すに現われる電圧は高レベルになってい
る、従ってトランジスタ4が導通状態にあり、従ってし
きい値回路5の入力レベルも基準電位(低レベル)とな
っており、しきい値回路5のトランジスタはカットオフ
状態になっている。
6の初期インピーダンスが低いために、しきい値回路9
の出力即ち端子すに現われる電圧は高レベルになってい
る、従ってトランジスタ4が導通状態にあり、従ってし
きい値回路5の入力レベルも基準電位(低レベル)とな
っており、しきい値回路5のトランジスタはカットオフ
状態になっている。
故にコンデンサ6は抵抗器3を介して充電され、端子a
の電圧は抵抗器3及びコンデンサ6で定まる時定数で第
3図a′に見られる如く上昇し、時間t=t1で第2の
しきい値回路9の高入カレ〜l/EUTPに達する。
の電圧は抵抗器3及びコンデンサ6で定まる時定数で第
3図a′に見られる如く上昇し、時間t=t1で第2の
しきい値回路9の高入カレ〜l/EUTPに達する。
このとき、しきい値回路9の出力即ち端子すの電圧は第
3図b′に示される如く、低レベルになるために、トラ
ンジスタ4がカットオフになって、第1の時定数回路の
コンデンサ2の電荷は抵抗器1を通して放電する。
3図b′に示される如く、低レベルになるために、トラ
ンジスタ4がカットオフになって、第1の時定数回路の
コンデンサ2の電荷は抵抗器1を通して放電する。
従って第3図C′に示される如く時間1=11からt=
t2の間に端子Cの電圧が抵抗器1及びコンデンサ2で
定まる時定数に従って増加し、時間t=t2でしきい値
回路5のしきい値ETに達する。
t2の間に端子Cの電圧が抵抗器1及びコンデンサ2で
定まる時定数に従って増加し、時間t=t2でしきい値
回路5のしきい値ETに達する。
従ってそのときしきい値回路5のトランジスタ5′が導
通し、その結果コンデンサ6は放電を開始するので端子
aの電圧は第3図a′の如く低下し、しきい値回路9の
低入力レベルELTPに達し、それによってしきい値回
路9の出力は第3図b′に見られる如く高レベルになる
。
通し、その結果コンデンサ6は放電を開始するので端子
aの電圧は第3図a′の如く低下し、しきい値回路9の
低入力レベルELTPに達し、それによってしきい値回
路9の出力は第3図b′に見られる如く高レベルになる
。
このとき再びトランジスタ4が導通し、端子Cの電圧が
低下し時間1=13に達するとしきい値回路5のトラン
ジスタ5′はカットオフになり、再びコンデンサ6の充
電が開始され時間1−t4で端子aの電圧がEUTPに
達するときにしきい値回路9の出力は低レベルになる。
低下し時間1=13に達するとしきい値回路5のトラン
ジスタ5′はカットオフになり、再びコンデンサ6の充
電が開始され時間1−t4で端子aの電圧がEUTPに
達するときにしきい値回路9の出力は低レベルになる。
以下このような動作を繰返し発振が持続する。
従って、第3図b′のT1区間は抵抗器3及びコンデン
サ6で構成する時定数回路できまり、T2区間は抵抗器
1及びコンデンサ2で構成する時定数回路できまり、互
に独立である。
サ6で構成する時定数回路できまり、T2区間は抵抗器
1及びコンデンサ2で構成する時定数回路できまり、互
に独立である。
又定常発振動作時の発振周期はT1+T2となる。
次に第2図に示された周知のシュミット回路につき少し
説明を加えておく。
説明を加えておく。
トランジスタ11とトランジスタ15はエミッタが共通
に接続されており共通のエミッタ抵抗器13を介して接
地されるとともに、それぞれのコレクタは抵抗12及び
14を介して電源に接続され、トランジスタ11のコレ
クタとトランジスタ15のベースが接続されていて抵抗
器16を介して接地されている。
に接続されており共通のエミッタ抵抗器13を介して接
地されるとともに、それぞれのコレクタは抵抗12及び
14を介して電源に接続され、トランジスタ11のコレ
クタとトランジスタ15のベースが接続されていて抵抗
器16を介して接地されている。
抵抗器14の両端にトランジスタ17が接続されており
、そのコレクタは抵抗器18を介して接地されてコレク
タより出力が得られる。
、そのコレクタは抵抗器18を介して接地されてコレク
タより出力が得られる。
この回路においてEUTPはトランジスタ11がカット
オフの場合のトランジスタ15のベース電圧できまり、
BLTPはトランジスタ15がカットオフのときのトラ
ンジスタ15のベース電圧できまることになるのでヒス
テリシス特性を呈する。
オフの場合のトランジスタ15のベース電圧できまり、
BLTPはトランジスタ15がカットオフのときのトラ
ンジスタ15のベース電圧できまることになるのでヒス
テリシス特性を呈する。
トランジスタ11と15の動作の詳細については、例え
ば日刊工業新聞社発行1トランジスタパルス回路“都8
頁〜第74頁等に記載されている。
ば日刊工業新聞社発行1トランジスタパルス回路“都8
頁〜第74頁等に記載されている。
本考案によれば、以上の如く比較的簡単な構成によって
、周期及びパルス幅が独立に、しかも任意に設定できる
発振回路が与えられ、また、時定数回路の一端が電源と
共通にできるために端子数に制約のある集積回路への適
用もきわめて容易である。
、周期及びパルス幅が独立に、しかも任意に設定できる
発振回路が与えられ、また、時定数回路の一端が電源と
共通にできるために端子数に制約のある集積回路への適
用もきわめて容易である。
また回路定数を選択することによって電圧の程度を定め
ることができるので、ペースエミッタ間に高い逆バイア
ス電圧が印加されることが阻止できる利点かあり、更に
は出力されるパルス波形の立上りが良好で信頼性が高い
という効果も存する。
ることができるので、ペースエミッタ間に高い逆バイア
ス電圧が印加されることが阻止できる利点かあり、更に
は出力されるパルス波形の立上りが良好で信頼性が高い
という効果も存する。
以上本考案はその良好な一実施例について説明されたが
、それは単なる例示的なものであって制限的意味を有す
るものでないことは勿論である。
、それは単なる例示的なものであって制限的意味を有す
るものでないことは勿論である。
従って本考案の精神及び範囲から逸脱することなしに本
考案は種々の変更を加えて実施することができる。
考案は種々の変更を加えて実施することができる。
例えば、第1図に示された実施例においては第1の時定
数回路及び第2の時定数回路としてCRの並列回路及び
CRの直列回路が使用されているが、周辺回路を多少変
更することによってこれらを直列回路及び並列回路に変
形しても一様に本発明の目的を達成し得るし、またCR
の代りにLRを使用してもよいことは明らかであり、要
するに本考案に従って正帰還がかかる様な閉ループを形
成されればよい。
数回路及び第2の時定数回路としてCRの並列回路及び
CRの直列回路が使用されているが、周辺回路を多少変
更することによってこれらを直列回路及び並列回路に変
形しても一様に本発明の目的を達成し得るし、またCR
の代りにLRを使用してもよいことは明らかであり、要
するに本考案に従って正帰還がかかる様な閉ループを形
成されればよい。
しかるにそれらの変形はすべて前記した本願実用新案登
録請求の範囲内に包含されるものである。
録請求の範囲内に包含されるものである。
第1図は本考案に係る発振器の一実施例を示す構成図、
第2図は本考案に使用するのに好適なしきい値回路の一
例を示す図、第3図は本考案の動作を説明するための波
形図である。 1 3 7 12 13 14 16 1B・・・・・
・抵抗器、2,6・・・・・・コンデンサ、4.5’、
11゜15.17・・・・・・トランジスタ、5,9・
・・・・・しきい値回路、a′・・・・・・端子aの電
圧波形、b′・・・・・・端子すの電圧波形、C′・・
・・・・端子Cの電圧波形。
第2図は本考案に使用するのに好適なしきい値回路の一
例を示す図、第3図は本考案の動作を説明するための波
形図である。 1 3 7 12 13 14 16 1B・・・・・
・抵抗器、2,6・・・・・・コンデンサ、4.5’、
11゜15.17・・・・・・トランジスタ、5,9・
・・・・・しきい値回路、a′・・・・・・端子aの電
圧波形、b′・・・・・・端子すの電圧波形、C′・・
・・・・端子Cの電圧波形。
Claims (1)
- 第1および第2の電源端子と、夫々の一端が前記第1の
電源端子に接続され他端が共通接続された第1の抵抗お
よび第1のコンデンサと、これら第1の抵抗および第1
のコンデンサの他端の共通接続点と前記第2の電源端子
との間に接続され前記第1のコンデンサへの充電路を形
成する第1のトランジスタと、前記第1および第2の電
源端子間に直列接続された第2の抵抗および第2のコン
デンサと、前記第1のコンデンサの放電による電圧変化
に応答して前記第2のコンデンサの放電路を形成する第
2のトランジスタと、前記第2のコンデンサの充放電に
よる電圧変化に応答して前記第1のトランジスタの動作
を制御するしきい値回路とを有することを特徴とする発
振回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14015282U JPS5929396Y2 (ja) | 1982-09-16 | 1982-09-16 | 発振回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14015282U JPS5929396Y2 (ja) | 1982-09-16 | 1982-09-16 | 発振回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5893036U JPS5893036U (ja) | 1983-06-23 |
JPS5929396Y2 true JPS5929396Y2 (ja) | 1984-08-23 |
Family
ID=29933322
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14015282U Expired JPS5929396Y2 (ja) | 1982-09-16 | 1982-09-16 | 発振回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5929396Y2 (ja) |
-
1982
- 1982-09-16 JP JP14015282U patent/JPS5929396Y2/ja not_active Expired
Also Published As
Publication number | Publication date |
---|---|
JPS5893036U (ja) | 1983-06-23 |
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