JPS5925237A - Semiconductor device - Google Patents
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Abstract
Description
【発明の詳細な説明】
本発明は、微細な電極パターンを有する半導体基体の電
極に金属箔の電極リードをろう材で接着した構造の半導
体装置に係り、特に有機フィルムで金属箔を補強した電
極リードを使用する必要がなく、接着のプロセスが容易
な半導体装置に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a semiconductor device having a structure in which an electrode lead made of metal foil is bonded to an electrode of a semiconductor substrate having a fine electrode pattern using a brazing material, and in particular to an electrode in which the metal foil is reinforced with an organic film. The present invention relates to a semiconductor device that does not require the use of leads and has an easy bonding process.
微細な電極パターンを有する半導体基体のコンタクト領
域に、電極を接続する方法として、本発明者等は、先に
、あらかじめ有機フィルムの一面にはり合わせた銅箔を
、所望の微細パターンに加工し、これを半導体素子のコ
ンタクト領域にパターン合わせして、半田接着する方法
を提案した。As a method for connecting electrodes to the contact area of a semiconductor substrate having a fine electrode pattern, the present inventors first process a copper foil that has been laminated onto one surface of an organic film into a desired fine pattern; We proposed a method of patterning this into the contact area of a semiconductor element and bonding it with solder.
第１図および第２図に示すように、従来の半導体装置で
は、有機絶縁フィルム１１２の表面にカソード電極リー
ド１０８およびゲート電極リード１０９が一体形成され
ている複合電極材１１１を、半田層１１０を介して、半
導体基体１００の一主面上のカソード電極１０５および
ゲート電極１０６に接着している。As shown in FIGS. 1 and 2, in the conventional semiconductor device, a composite electrode material 111 in which a cathode electrode lead 108 and a gate electrode lead 109 are integrally formed on the surface of an organic insulating film 112 is used, and a solder layer 110 is used. It is bonded to the cathode electrode 105 and gate electrode 106 on one main surface of the semiconductor substrate 100 via the semiconductor substrate 100 .
なお、第１図において、１０８Ｂおよび１０９Ｂは各電
極リード１０８、１０９をそれぞれ一括して外部リード
等に接続するための共通接続部である。In FIG. 1, 108B and 109B are common connection portions for collectively connecting each electrode lead 108, 109 to an external lead or the like.
従来、前述のような複合電極材１１１が用いられたのは
、ゲート電極リード１０９およびカソード電極リード１
０８が薄く、かつ微細形状であるため、少なくとも複合
電極材１１１と半導体基体１００上の対応電極とを半田
接着するまでは、ゲート電極リード１０９とカソード電
極リード１０８とを有機絶縁フィルム１１２に貼り付け
ておき、ゲート電極リード１０９とカソード電極リード
１０８が変形したり相互間でパターンがずれないように
することを目的としたものであった。Conventionally, the composite electrode material 111 as described above was used for the gate electrode lead 109 and the cathode electrode lead 1.
08 is thin and has a fine shape, the gate electrode lead 109 and the cathode electrode lead 108 are attached to the organic insulating film 112 at least until the composite electrode material 111 and the corresponding electrode on the semiconductor substrate 100 are soldered together. The purpose of this arrangement is to prevent the gate electrode lead 109 and the cathode electrode lead 108 from being deformed and the patterns thereof from being misaligned.
しかし、各電極リード１０８、１０９を、対応する電極
１０５、１０６にそれぞれ半田接着した後は、有機絶縁
フィルム１１２自体は不要である。However, after each electrode lead 108, 109 is soldered to the corresponding electrode 105, 106, the organic insulating film 112 itself is unnecessary.
のみならず、逆に有機絶縁フィルム１１２を残した従来
例の構造では、有機絶縁フィルム１１２の膨張係数が大
きいため、半導体素子の動作時の熱により、半田層１１
０に加わる歪が大きく、熱疲労しやすいという欠点を有
していた。Moreover, in the conventional structure in which the organic insulating film 112 is left, the expansion coefficient of the organic insulating film 112 is large, so that the solder layer 11 is damaged by the heat generated during the operation of the semiconductor element.
It has the disadvantage that the strain applied to zero is large and it is susceptible to thermal fatigue.
本発明の目的は、従来から用いられていた複合電極材１
１１に代えて、剛性の大きな銅合金の金属箔で電極リー
ドを作成し、これを半導体基体にろう材で接着する方法
により、接着のプロセスが容易で、かつパッケージに実
装した場合の機械的強度が大きく、さらに信頼性も良好
な半導体素子を提供することにある。The purpose of the present invention is to provide a conventionally used composite electrode material 1
Instead of 11, the electrode lead is made from a copper alloy metal foil with high rigidity and bonded to the semiconductor substrate using a brazing material, which simplifies the bonding process and improves mechanical strength when mounted on a package. It is an object of the present invention to provide a semiconductor element which has a large resistance and also has good reliability.
前記の目的を達成するために、本発明においては、銅合
金箔の裏面にはり合わせる有機フィルムを省略し、銅合
金箔の素材として、ビッカース硬度が１４０以上（特に
３３０以上）の銅合金（リン青銅、洋白およびベリリウ
ム銅なと）を用いることとしている。In order to achieve the above object, in the present invention, the organic film to be attached to the back side of the copper alloy foil is omitted, and a copper alloy (phosphorus) having a Vickers hardness of 140 or higher (particularly 330 or higher) is used as the material for the copper alloy foil. bronze, nickel silver, and beryllium copper).
本発明の一実施例を、図面を参照して説明する。An embodiment of the present invention will be described with reference to the drawings.
第３図は、本発明の一実施例の一部拡大平面図であり、
ＧＴＯサイリスタに銅合金箔でできた電極リードを半田
接着した半導体装置の構造を示している。また、第４図
は第３図のＡ−Ａ′線にそう断面図である。FIG. 3 is a partially enlarged plan view of an embodiment of the present invention;
This figure shows the structure of a semiconductor device in which electrode leads made of copper alloy foil are soldered to a GTO thyristor. Further, FIG. 4 is a sectional view taken along the line AA' in FIG. 3.
これらの図において、１００は半導体装置を構成するＧ
ＴＯサイリスタ基体であり、ｐエミッタ１０１、ｎベー
ス１０２、ｐベース１０３およびｎエミッタ１０４の４
領域よりなる。In these figures, 100 indicates G constituting the semiconductor device.
It is a TO thyristor base, and has four parts: a p emitter 101, an n base 102, a p base 103, and an n emitter 104.
Consists of areas.
前記基体１００の各主面には、ｎエミッタ１０４とｐベ
ース１０３とにそれぞれオーミック接続するカソード電
極１０５とゲート電極１０６、さらにｐエミッタ１０１
にオーミック接続するアノード電極１０７が設けられる
。Each main surface of the base body 100 has a cathode electrode 105 and a gate electrode 106 that are ohmically connected to the n emitter 104 and the p base 103, respectively, and the p emitter 101.
An anode electrode 107 is provided which is ohmically connected to.
そして、さらに、前記ゲート電極１０６およびカソード
電極１０５には、それぞれ第３図に示した形状の電極リ
ード１０９、１０８が、半田層１１０を介して接着され
ている。Furthermore, electrode leads 109 and 108 having the shapes shown in FIG. 3 are bonded to the gate electrode 106 and the cathode electrode 105 via a solder layer 110, respectively.
なお第３図において、１０８Ｂと１０９Ｂは、カソード
およびゲート電極リード１０８、１０９をそれぞれ一括
接続して、外部リード線等（図示せず）に接続するため
の共通接続部である。In FIG. 3, 108B and 109B are common connection parts for collectively connecting the cathode and gate electrode leads 108 and 109, respectively, to external lead wires (not shown).
本実施列においては、カソード電極１０５、ゲート電極
１０６およびアノード電極１０７は、例えばＣｒ−Ｎｉ
−Ａｇをこの順序に蒸着して作成することができる。な
お、電極材料としては、Ｃｒ−Ｎｉ−Ａｇに限られず、
シリコンとオーミック接続でき、かつろう材で接着可能
ならば、他のものも使用できる。例えば、Ｔｉ−Ｎｉ、
Ｔｉ−Ｎｉ−Ａｇ、あるいはＣｒ−Ｎｉ等を用いること
ができる。In this embodiment, the cathode electrode 105, the gate electrode 106, and the anode electrode 107 are made of, for example, Cr-Ni.
-Ag can be deposited in this order. Note that the electrode material is not limited to Cr-Ni-Ag,
Other materials can also be used as long as they can make an ohmic connection with silicon and can be bonded with brazing material. For example, Ti-Ni,
Ti--Ni--Ag, Cr--Ni, or the like can be used.
第５図は本発明に用いた銅合金金属箔からなる電極リー
ド板２００の平面図、第６図はそのＢ部分拡大図である
。銅合金金属箔としては、この実施例では、ブラッシュ
・ウェルマン社（米国・オハイオ州）製のベリリウム銅
２５を用いた。FIG. 5 is a plan view of an electrode lead plate 200 made of copper alloy metal foil used in the present invention, and FIG. 6 is an enlarged view of part B thereof. In this example, Beryllium Copper 25 manufactured by Brush Wellman (Ohio, USA) was used as the copper alloy metal foil.
上記ベリリウム銅２５は、ベリリウムが１．８０〜２．
０５％、コバルトが０．２０〜０．３５％、ニッケルと
鉄を微少量含む銅合金である。The beryllium copper 25 has a beryllium content of 1.80 to 2.
It is a copper alloy containing 0.05% cobalt, 0.20 to 0.35% cobalt, and trace amounts of nickel and iron.
３１５℃で２時間、時効硬化処理したベリリウム銅２５
を用いて、厚さが３５μｍの箔を、ホトエッチング法で
、第５図に示すパターンの電極リードに加工した。Beryllium copper 25 age-hardened at 315°C for 2 hours
A foil having a thickness of 35 μm was processed into electrode leads having the pattern shown in FIG. 5 by photoetching.
上記のエッチング加工法としては、金属箔の厚さおよび
パターンの幅寸法によって、湿式エッチングおよびプラ
ズマエッチングやイオンエッチングなどのドライエッチ
ングを使用することができる。またパターンの幅や間隔
が広い場合には、打ち抜き加工することも可能である。As the above etching method, wet etching and dry etching such as plasma etching and ion etching can be used depending on the thickness of the metal foil and the width dimension of the pattern. In addition, if the pattern width or spacing is wide, it is also possible to perform a punching process.
本発明の実施例では、カソード電極１０５は幅２８０μ
ｍ、ゲート電極１０６は幅１８０μｍで、長さはそれぞ
れ６ｍｍであり、カソード電極１０５とゲート電極１０
６間のピッチが３００μｍである。In an embodiment of the invention, the cathode electrode 105 has a width of 280 μm.
m, the gate electrode 106 has a width of 180 μm and a length of 6 mm, and the cathode electrode 105 and the gate electrode 10
The pitch between 6 is 300 μm.
電極リード板２００のカソード電極リード１０８は１８
０μｍ、ゲート電極リード１０９は８０μｍであるので
、ベリリウム銅合金箔の加工は、ホトエッチング法によ
り塩化第２鉄の水溶液でエッチングした。The cathode electrode lead 108 of the electrode lead plate 200 is 18
Since the thickness of the beryllium copper alloy foil was 0 μm and the gate electrode lead 109 was 80 μm, the beryllium copper alloy foil was etched using an aqueous solution of ferric chloride using a photoetching method.
なお、本実施例では、ホトレジストをベリリウム銅合金
箔の両面に塗布して両面とも露光現像し、両面からエッ
チングした。In this example, photoresist was applied to both sides of the beryllium-copper alloy foil, exposed and developed on both sides, and etched from both sides.
第５、６図に示すパターンに加工した電極リードの上に
、第１層として鉛を約１９μｍ、さらにその上に、第２
層として錫を約１．５μｍの厚さにメッキした。On top of the electrode leads processed into the patterns shown in Figures 5 and 6, a first layer of approximately 19 μm of lead is applied, and on top of that, a second layer is formed.
A layer of tin was plated to a thickness of approximately 1.5 μm.
以上の工程を経て製作した電極リード板２００は、パタ
ーンの寸法精度も良く、細いゲート電極リード１０９お
よびカソード電極リード１０８には、ともに、折れ曲り
等の損傷はなかった。The electrode lead plate 200 manufactured through the above steps had good pattern dimensional accuracy, and neither the thin gate electrode lead 109 nor the cathode electrode lead 108 had any damage such as bending.
電極リード板２００は、第３図に示したＧＴＯサイリス
タ基体１００上のゲート電極１０６およびカソード電極
１０５のパターンに合わせて、まず２００〜２８０℃で
、窒素を吹きつけながら（前記鉛と錫の共晶反応を起さ
せて）予備接着した。The electrode lead plate 200 is first prepared by blowing nitrogen at 200 to 280° C. (the above-mentioned combination of lead and tin) in accordance with the pattern of the gate electrode 106 and cathode electrode 105 on the GTO thyristor substrate 100 shown in FIG. (crystalline reaction) for preliminary adhesion.
次に、予備接着されて一体となった電極リード板２００
とＧＴＯサイリスタ基体１００上のカソード電極１０５
、ゲート電極１０６との間に、約１０ｇ／ｃｍ＾２の荷
重を加えながら、水素雰囲気中、３５０℃で熱処理して
接着した。Next, the electrode lead plate 200 is pre-bonded and integrated.
and a cathode electrode 105 on the GTO thyristor base 100
, and the gate electrode 106 by heat treatment at 350° C. in a hydrogen atmosphere while applying a load of about 10 g/cm^2 to bond them.
上記のようにして、電極リード板２００の電極リード１
０８、１０９とＧＴＯサイリスタ基体１００上の各電極
１０５、１０６とを接着して得られた、本発明の半導体
装置を、第７図に示すように、パッケージに組み込み、
信頼性試験をした。As described above, the electrode lead 1 of the electrode lead plate 200 is
08 and 109 and each electrode 105 and 106 on the GTO thyristor base 100, the semiconductor device of the present invention is assembled into a package as shown in FIG.
I did a reliability test.
第７図において、４０１は銅のベース板、４０２は前記
銅ベース板４０１に銀ろう４０８で接着されているモリ
ブデン板である。なお、この図では、図面の簡略化のた
め、第３、４図に示したカソード、ゲートおよびアノー
ドの各電極１０５、１０６、１０７は、図示を省略して
いる。In FIG. 7, 401 is a copper base plate, and 402 is a molybdenum plate bonded to the copper base plate 401 with silver solder 408. Note that in this figure, the cathode, gate, and anode electrodes 105, 106, and 107 shown in FIGS. 3 and 4 are omitted for simplification of the drawing.
また、電極リード板２００は、アルミナ板４０４上に、
はんだ層４０３を介して接着されている。Further, the electrode lead plate 200 is placed on the alumina plate 404.
They are bonded via a solder layer 403.
さらに、半導体基体、すなわちＧＴＯサイリスタ基体１
００および電極リード板２００の上部は、シリコン樹脂
４０６で被覆されている。なお、４０５、４０７はいず
れも接着用のはんだ層である上記のパッケージについて
、〔−５５℃で２０分→室温で２０分→１５０℃で２０
分→室温で２０分〕を１サイクルとして、温度サイクル
試験をした。Further, a semiconductor substrate, that is, a GTO thyristor substrate 1
00 and the upper part of the electrode lead plate 200 are coated with silicone resin 406. In addition, 405 and 407 are both solder layers for adhesion. Regarding the above package, [20 minutes at -55℃ → 20 minutes at room temperature → 20 minutes at 150℃
A temperature cycle test was conducted with one cycle of 20 minutes at room temperature.
ゲート電極リード１０９の共通部１０９Ｂと、カソード
電極リード１０８の共通部１０８Ｂとの間に、電流１０
Ａを通電した時のみかけの電気抵抗を調べた結果、本実
施例の場合は、５００サイクルの試験の後でも、その電
気抵抗は変化しなかった。A current of 10
As a result of examining the apparent electrical resistance when electricity was applied to A, in the case of this example, the electrical resistance did not change even after 500 cycles of testing.
比較のため、従来の厚さ３５μｍの銅箔に、厚さ７５μ
ｍのポリイミドフィルムを裏打ちした複合電極材を用い
て、電極リードを作成し、その後半導体素子に半田接着
して、第７図に示した本発明の実施例と同一構造のパッ
ケージに組みこんだ試料を作成した。For comparison, a 75 μm thick copper foil was added to the conventional 35 μm thick copper foil.
A sample in which an electrode lead was created using a composite electrode material lined with a polyimide film of 1.0 m, which was then soldered to a semiconductor element and assembled into a package having the same structure as the embodiment of the present invention shown in FIG. It was created.
なお、この場合、各電極リードを対応する電極に半田接
着した後、ポリイミドフィルムは剥離・除去した。In this case, after each electrode lead was soldered to the corresponding electrode, the polyimide film was peeled off and removed.
前述と同じ温度サイクル試験の結果、２００サイクル付
近で電気抵抗が増大することが認められた。As a result of the same temperature cycle test as described above, it was observed that the electrical resistance increased around 200 cycles.
そこで、試料を分解調査したところ、ゲート電極リード
１０９およびカソード電極リード１０８の銅箔と、ゲー
ト電極１０６とカソード電極１０５との半田接続部の端
部において、ゲート電極リード１０９およびカソード電
極リード１０８が切断されていることが確認された。Therefore, when the sample was disassembled and investigated, it was found that the gate electrode lead 109 and the cathode electrode lead 108 were damaged at the copper foil of the gate electrode lead 109 and the cathode electrode lead 108, and at the end of the solder joint between the gate electrode 106 and the cathode electrode 105. It was confirmed that it was disconnected.
本発明の前記実施例１においては、時効硬化処理を施こ
したベリリウム銅２５の金属箔を用いたが、これによっ
て、以下のような別の効果も達成される。In the first embodiment of the present invention, a metal foil made of beryllium copper 25 that has been subjected to an age hardening treatment is used, which also achieves other effects as described below.
（１）時効硬化処理を施こしたベリリウム銅２５の金属
箔は、引張強さ１００〜１５０Ｋｇ／ｍｍ＾２で、ロッ
クウェル硬度Ｂ４４以上を有しており、本発明の対象と
している薄い金属箔でできた電極リードに適している。(1) The age-hardened beryllium copper 25 metal foil has a tensile strength of 100 to 150 Kg/mm^2 and a Rockwell hardness of B44 or higher, and is the thin metal foil that is the object of the present invention. Suitable for electrode leads made of.
（２）ベリリウム銅合金の金属箔からなる電極リードな
半田接着した際、ベリリウム銅合金の金属箔は、アニー
ルされて硬度が小さくなる。これにより、第７図に示す
パッケージに組み込む場合に、フォーミングが容易であ
る。(2) When an electrode lead made of metal foil of beryllium copper alloy is bonded with solder, the metal foil of beryllium copper alloy is annealed and its hardness decreases. This facilitates forming when incorporating it into the package shown in FIG. 7.
以上では、電極リード板２００―すなわち、カソード電
極リード１０８、共通接続部１０８Ｂおよびゲート電極
リード１０９、共通接続部１０９Ｂの素材として、ベリ
リウム銅２５を用いた例について述べたが、ベリリウム
銅合金としては、ベリリウムが０．１〜３％、コバルト
またはニッケルが０．１〜４％、残部が銅の組成からな
るものを用いることができる。In the above, an example has been described in which beryllium copper 25 is used as the material for the electrode lead plate 200, that is, the cathode electrode lead 108, the common connection part 108B, and the gate electrode lead 109, the common connection part 109B. , 0.1 to 3% beryllium, 0.1 to 4% cobalt or nickel, and the balance copper.
本発明の他の実施例として、第５、６図に示したパター
ンの電極リード板２００を、
（１）ベリリウム銅１６５（ベリリウム１．６〜１．８
％、コバルト０．２〜０．３５％、ニッケルと鉄：微量
、銅：残部）、
（２）ベリリウム銅３５（ベリリウム０．２５〜０．５
％、ニッケル１．４〜１．６％、残部：銅）および（３
）ベリリウム銅１０（ベリリウム０．４〜０．７％、コ
バルト２．３５〜２．７％、残部：銅）の箔でそれぞれ
作成し、実施例１と同一構造の半導体装置に適用して、
同様の温度サイクル試験をした。その結果、実施例１と
同じく、５００サイクル以上まで、全く異常がみられな
かった。As another embodiment of the present invention, an electrode lead plate 200 having the pattern shown in FIGS.
%, cobalt 0.2 to 0.35%, nickel and iron: trace amounts, copper: balance), (2) Beryllium copper 35 (beryllium 0.25 to 0.5
%, nickel 1.4-1.6%, remainder: copper) and (3
) Each was made with a foil of beryllium copper 10 (beryllium 0.4 to 0.7%, cobalt 2.35 to 2.7%, balance: copper) and applied to a semiconductor device having the same structure as Example 1,
A similar temperature cycle test was conducted. As a result, as in Example 1, no abnormality was observed up to 500 cycles or more.
本発明のさらに他の実施例として、
（４）リン青銅（錫：３〜９％、リン：０．０３〜０．
３５％、残部：銅）および
（５）洋白（ニッケル８〜２０％、マンガン０．５％以
下、鉛：０．１％以下、鉄０．２５％以下、銅：残部）
を用いて同一の試料を作成し、同様の温度サイクル試験
をしたところ、同じく良好な結果を得た。As yet another embodiment of the present invention, (4) Phosphor bronze (tin: 3-9%, phosphorus: 0.03-0.
(35%, balance: copper) and (5) nickel silver (nickel: 8-20%, manganese: 0.5% or less, lead: 0.1% or less, iron: 0.25% or less, copper: the balance). When a sample was prepared and subjected to a similar temperature cycle test, similarly good results were obtained.
こゝで、前述の各実施例で用いた金属箔の材質（組成）
とビッカース硬度、および加工した後のパターンの加工
性（細いフィン状の電極リードの折れ曲りの発生率）と
の関係を、第１表に示す。Here, the material (composition) of the metal foil used in each of the above examples
Table 1 shows the relationship between the hardness, Vickers hardness, and pattern workability after processing (incidence of bending of thin fin-shaped electrode leads).
また、第８図は、前記各実施例において述べた種々の材
料の金属箔を、電極パターンにエッチングして加工した
ものについて、パターンの細いフィン状の電極リードの
折れ曲りの発生率（縦軸：％）と、加工した材料のビッ
カース硬度（横軸）との関係を示すものである。FIG. 8 shows the incidence of bending of thin fin-shaped electrode leads (vertical axis :%) and the Vickers hardness (horizontal axis) of the processed material.
第１表に示したＮｏ．１からＮｏ．１０の金属箔を用い
て、ホトエッチング法により、第３図および第４図に示
したパターンに加工した。なお、金属箔の厚さは３５μ
ｍである。No. shown in Table 1. 1 to No. No. 10 metal foil was processed into the patterns shown in FIGS. 3 and 4 by photoetching. The thickness of the metal foil is 35μ
It is m.
パターンのうち、ゲート電極リードの幅は８０μｍ、カ
ソード電極リードの幅は１８０μｍであり、長さはいず
れも４．９ｍｍ、ゲート電極リードとカソード電極リー
ドとの間隙は１７０μｍである。Among the patterns, the width of the gate electrode lead is 80 μm, the width of the cathode electrode lead is 180 μm, the length is 4.9 mm, and the gap between the gate electrode lead and the cathode electrode lead is 170 μm.
また、細長いフィン状のゲート電極リードおよびカソー
ド電極リードの本数はそれぞれ１１本および１０本であ
る。Further, the numbers of elongated fin-shaped gate electrode leads and cathode electrode leads are 11 and 10, respectively.
第１表に示した各金属箔は、加工に先立って、予め硝酸
の１０％液に浸して表面をエッチングし、水洗した後に
乾燥器に入れ、８０℃で乾燥した。Prior to processing, each metal foil shown in Table 1 was immersed in a 10% nitric acid solution to etch the surface, washed with water, placed in a dryer, and dried at 80°C.
つぎに、金属箔の片面に感光性樹脂をローラで塗布し、
乾燥して硬化させた。硬化後、ホトマスクを用いて露光
し、現像後、リンスして乾燥させ、これを塩化第２鉄４
５％水溶液に浸してエッチングした。Next, apply photosensitive resin to one side of the metal foil using a roller,
Dry and cure. After curing, it is exposed to light using a photomask, developed, rinsed and dried, and then exposed to ferric chloride.
It was etched by immersing it in a 5% aqueous solution.
エッチング後、感光性樹脂を剥離液に浸して取り除き、
その後、流水で水洗し、金属箔を乾燥した。After etching, remove the photosensitive resin by soaking it in a stripping solution.
Thereafter, the metal foil was washed with running water and dried.
この工程中、感光性樹脂を剥離液に浸して取り除く工程
、および流水洗浄の工程で、細長いフィン状のゲート電
極リードおよびカソード電極リードの折れ曲りを生じた
ものがあった。During this process, the elongated fin-shaped gate electrode lead and cathode electrode lead were sometimes bent during the process of soaking and removing the photosensitive resin in a stripping solution and the process of washing with running water.
前述のような、電極リードの折れ曲りの原因は、（１）
片面の感光性樹脂がとり除かれる際に、金属箔製造時の
局部的な歪が解放されること、および（２）パターンニ
ング加工時に加えられる流水の圧力によって、これが助
長されること、
などであると考えられる。The causes of bending of the electrode lead as mentioned above are (1)
(2) When the photosensitive resin on one side is removed, local distortions during metal foil manufacturing are released, and (2) this is facilitated by the pressure of running water applied during patterning. It is believed that there is.
まず、ビッカース硬度についてみると、第１表および第
８図から、時効硬化処理を施こしたベリリウム銅は約３
３０〜４２０と最も硬く、ついで前記処理を施こさない
ベリリウム銅、リン青銅、銅の順に硬度が低下している
ことが分かる。First, looking at the Vickers hardness, from Table 1 and Figure 8, beryllium copper subjected to age hardening treatment has a hardness of approximately 3
It can be seen that the hardness is the hardest at 30 to 420, followed by beryllium copper, phosphor bronze, and copper, which are not subjected to the above-mentioned treatment, in the order of decreasing hardness.
また、電極リードの折れ曲り率を、第８図についてみる
と、時効硬化処理を施こしたベリリウム銅の場合は、５
％以下で、そのばらつきも小さい。Also, looking at the bending rate of the electrode lead in Figure 8, in the case of age-hardened beryllium copper, it is 5.
% or less, and the variation is small.
前記処理を施こさないベリリウム銅の場合も、折れ曲り
率は約７％と、矢張り小さく、そのばらつきも小さい。In the case of beryllium copper that is not subjected to the above-mentioned treatment, the bending rate is also relatively small at about 7%, and the variation thereof is also small.
しかし、リン青銅の場合には、電極リードの折れ曲り率
が約３０％と可成り大きくなり、そのばらつきも増大し
ており、銅の場合は、折れ曲り率が５５％と大きく、そ
のばらつきは著しく増大していることがわかる。However, in the case of phosphor bronze, the bending rate of the electrode lead is quite large at about 30%, and its variation is also increasing.In the case of copper, the bending rate is as high as 55%, and the variation is large. It can be seen that it has increased significantly.
以上のことから、電極パターンの加工性は、第１表に記
したように、時効硬化処理を施こし、ビッカース硬化を
３３０以上としたベリリウム銅が最も良好（◎印）であ
り、前記処理を施こさないベリリウム銅は良好（○印）
、ビッカース硬度が１４０以上のリン青銅や洋白ではや
や良好（△印）であることがわかる。From the above, as shown in Table 1, beryllium copper that has been subjected to age hardening treatment and has a Vickers hardness of 330 or higher has the best workability for electrode patterns (marked with ◎). Beryllium copper without treatment is good (marked with ○)
It can be seen that phosphor bronze and nickel silver with a Vickers hardness of 140 or more are slightly better (denoted by △).
なお、本発明の実施例では、電極リードを半田接着した
が、半田接着に限らず、例えば、Ａｕ−Ｓｉ共晶、アル
ミろう、銀ろう等のろう材を用いて、レーザ溶接や電子
ビーム溶接等の手段によって接着してもよいことは当然
である。In the embodiments of the present invention, the electrode leads are bonded by solder, but the method is not limited to solder bonding. It goes without saying that the adhesive may be bonded by means such as the following.
また、対象とする半導体装置として、本発明の実施例で
は、ＧＴＯサイリスタについて示しているが、制御電極
と主電極を同一平面に有する半導体装置であればよく、
トランジスタやサイリスタに適用してもよい。Furthermore, although the embodiments of the present invention show a GTO thyristor as a target semiconductor device, any semiconductor device may be used as long as it has a control electrode and a main electrode on the same plane.
It may also be applied to transistors and thyristors.
以上の説明から明らかなように、本発明によれば、金属
箔よりなる電極リード板の裏の補強材を必要とせずに、
作業性良く、薄い電極リードを加工することができると
ともに、金属箔として銅合金箔を用いることにより、銅
の電気導電性を失なうことなく、強度の大きな電極リー
ドをもうけた半導体装置をうることができる。これによ
り、パッケージに組み込んだ半導体装置の信頼性を向上
させることができる。As is clear from the above description, according to the present invention, there is no need for a reinforcing material on the back of the electrode lead plate made of metal foil.
It is possible to process thin electrode leads with good workability, and by using copper alloy foil as the metal foil, a semiconductor device with strong electrode leads can be obtained without losing the electrical conductivity of copper. be able to. Thereby, the reliability of the semiconductor device incorporated into the package can be improved.
第１図は従来の半導体装置の構造の平面図、第２図はそ
のＡ−Ａ′線にそう断面図、第３図は本発明の一実施例
の構造を示す平面図、第４図はそのＡ−Ａ′線にそう断
面図、第５図は本発明に用いるのに好適な電極リード板
の平面図、第６図はその一部拡大図、第７図は本発明の
一実施例の半導体装置をパッケージに組込んだ状態を示
す断面図、第８図は電極リード材のビッカース硬度と電
極リードの折れ曲り率との関係を示す図である。
１００・・・半導体基体、１０８・・・銅合金箔カソー
ド電極リード、１０９・・・銅合金箔ゲート電極リード
、１１０・・・はんだ層FIG. 1 is a plan view of the structure of a conventional semiconductor device, FIG. 2 is a sectional view taken along line A-A', FIG. 3 is a plan view showing the structure of an embodiment of the present invention, and FIG. 4 is a plan view of the structure of a conventional semiconductor device. 5 is a plan view of an electrode lead plate suitable for use in the present invention, FIG. 6 is a partially enlarged view thereof, and FIG. 7 is an embodiment of the present invention. FIG. 8 is a cross-sectional view showing the semiconductor device assembled into a package, and FIG. 8 is a diagram showing the relationship between the Vickers hardness of the electrode lead material and the bending rate of the electrode lead. 100...Semiconductor substrate, 108...Copper alloy foil cathode electrode lead, 109...Copper alloy foil gate electrode lead, 110...Solder layer
Claims (3)
が形成され、かつ一方の主表面に複数箇の動作領域、お
よびこれに隣接した制御領域が露出している半導体基体
と、前記複数の動作領域表面に設けられた一方の主電極
と、前記複数の制御領域の表面に設けられた制御電極と
、前記主電極および制御電極と略同形であって、前記主
電極および制御電極に、それぞれろう材で接着された主
電極リードおよび制御電極リードとを有する半導体装置
において、前記主電極リードおよび制御電極リードが銅
合金箔からなることを特徴とする半導体装置。(1) A semiconductor substrate that has a pair of main surfaces, a predetermined pn junction is formed between the main surfaces, and a plurality of operating regions and a control region adjacent thereto are exposed on one main surface. , one main electrode provided on the surface of the plurality of operating regions, a control electrode provided on the surface of the plurality of control regions, substantially the same shape as the main electrode and the control electrode, and the main electrode and the control electrode. 1. A semiconductor device having a main electrode lead and a control electrode lead each bonded to an electrode with a brazing material, wherein the main electrode lead and the control electrode lead are made of copper alloy foil.
銅のいずれかよりなることを特徴とする前記特許請求の
範囲第１項記載の半導体装置。(2) The semiconductor device according to claim 1, wherein the copper alloy foil is made of phosphor bronze, nickel silver, or beryllium copper.
ることを特徴とする前記特許請求の範囲第１項または第
２項記載の半導体装置。(3) The semiconductor device according to claim 1 or 2, wherein the copper alloy has a Vickers hardness of 140 or more.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13473682A JPS5925237A (en) | 1982-08-03 | 1982-08-03 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13473682A JPS5925237A (en) | 1982-08-03 | 1982-08-03 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5925237A true JPS5925237A (en) | 1984-02-09 |
Family
ID=15135384
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13473682A Pending JPS5925237A (en) | 1982-08-03 | 1982-08-03 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5925237A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63259596A (en) * | 1987-04-16 | 1988-10-26 | 株式会社日立製作所 | Voice section detecting system |
| JPH01500463A (en) * | 1986-07-21 | 1989-02-16 | ヒュンダイ エレクトロニクス アメリカ | Speech signal data compression method and device |
| JPH0285898A (en) * | 1988-09-22 | 1990-03-27 | Sekisui Chem Co Ltd | Voice detecting system |
-
1982
- 1982-08-03 JP JP13473682A patent/JPS5925237A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01500463A (en) * | 1986-07-21 | 1989-02-16 | ヒュンダイ エレクトロニクス アメリカ | Speech signal data compression method and device |
| JPS63259596A (en) * | 1987-04-16 | 1988-10-26 | 株式会社日立製作所 | Voice section detecting system |
| JPH0285898A (en) * | 1988-09-22 | 1990-03-27 | Sekisui Chem Co Ltd | Voice detecting system |
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