JPS5924434B2 - 電子楽器 - Google Patents

Description

【発明の詳細な説明】 本発明は、異なる複数の音色の中の選択指定された１つ
の音色に基づいて演奏する電子楽器に関する。

例えば電子オルガン、シンセサイザの様な電子楽器にお
いて、チエンバロ、ピアノ、フルート、オーボエ、クラ
リネツト等の種々の複数の音色の中の１つをスイッチに
て選択し、その選択された音色で演奏キーの操作により
演奏を行なうものが知られており、この場合特に自然楽
器に近い音色で且つ少ない音色数であれば演奏者がその
音色がどのような音であるかを覚えておくことができ、
スイッチで音色を選択すると直ちに演奏に入ることが可
能である。またこのような電子楽器ではその他に多数の
ドローバ、タブレット等のスイ５ ツチを用いて好みの
音色を自由に作り出すことができるようになつている。
しかしながら、自然楽器に近い音色はもとより、その他
多数の異なる音色を複数のスイッチの夫々に対応づけし
て、それらのスイッチの選択により自由に所望の音色を
選１０択指定可能な電子楽器では、その電子楽器特有の
音色が多く存在するため、演奏者が演奏に先立つて所望
の音色を選択指定する際音色を指定した後その都度演奏
キーを操作して聞きながら確認していたが、これは非常
に面倒で煩わしいものであつ５ た。本発明は、上記の
点を鑑みてなされたもので、複数の音色の中の選択指定
された１つの音色に基づいて演奏する電子楽器において
、演奏に先立つてスイッチ等で所望の音色を選択指定す
る際その０ 音色のサンプル音を発生させることができ
る電子楽器を提供することにある。

以下本発明の電子楽器の一実施例を図面に基づいて説明
する。

第１図は全体の概略回路構成を示したもので、１はパル
ス発生器２から出力される５ 基準クロック信号（この
例では、周期１μｓ、周波数１００ＯＫＨＺ）に基づい
て本回路構成の全体を制御する後述詳述される各種制御
信号を作成供給する各種制御信号作成回路である。３は
外部演奏操作キー群で、この場合８４個のキーがピアノ
フ の鍵盤に相当して設けてある。

これら演奏操作キーの一端は共通接続されて常時所定電
位ＶＤが設定されると共に他端は夫々独立して、演奏操
作キーの夫々を順次スキヤンニング選択するクイーミン
グ信号を発生する手段を含む演奏操作キーの入力・ 検
出回路４に結合される。即ち、この入力検出回路４は前
記各種匍卿信号回路１からの８μｓ周期信号及び８μｓ
周期信号を計数して１２音階の音階データ及び７オタタ
ーブのオクターブデータを得る音階一オクターブカウン
タ５の計数値に同期して前記タイミング信号を発生する
もので、又、特に演奏時に行われる複数演奏操作キーの
同時押しに対して、夫々の演奏操作キーの個々のワンシ
ヨツト操作キー入力信号を確実に得るようなキー入力回
路をも有している。

前記音階一オクターブカウンタ５の最終計数値の出力信
号は後述詳述されるサステイン指示スイツチ６からの操
作信号及び前記入力検出回路４からの演奏操作キーの前
記タイミング信号が供給されるキー無し制御回路７に印
加されると共に前記入力検出回路４にも印加される。こ
のキー無し制御回路７は所定時間以上演奏操作キーが操
作されていないことを検出するもので、そこから出力さ
れるキー有信号（キー無し反転信号）及び前記キー入力
検出回路４からの新キー有信号は前記各種制御信号作成
回路１及び後述する各種匍脚回路８に演奏操作キーに対
する同期制御信号として供給される。ここで、後述詳述
するが、９は８ビツト直列のシフトレジスタを３本並設
した２４ビツトからなるオクターブ指定データメモリ、
１０は８ビツト直列のシフトレジスタを５本並設した４
０ビツトからなるオクターブ基準クロツク作成用のオク
ターブビツトメモリ、１１は８ビツト直列のシフトレジ
スタ１本からなる音高クロツク数制御用メモリ（以下Ｆ
ａメモリと称呼する），１２は８ビツト直列のシフトレ
ジスタを４本並設した３２ビツトからなる音階指定デー
タメモリ、１３は８ビツト直列のシフトレジスタを６本
並設した４８ビツトからなる楽音の繰り返しサイクルに
於ける各サイクル毎に１サイクル周期中のステツプ数を
アドレスとしてそのアドレスステツプ数を記憶するアド
レスメモリ、１４は８ビツト直列のシフトレジスタ１本
からなり、楽音サイクルど後述する周期変化の指令に伴
う周期との位相同期を取る周期制御用のメモリ（以下Ｆ
ｂメモリと称呼する），１５は８ビツト直列のシフトレ
ジスタを４本並設した３２ビツトからなる音量エンベロ
ーブ値の逐次変化をデイジタル的に記憶するエンベロー
ブメモリ、１６は８ビツト直列のシフトレジスタ１本か
らなり、音量エンベローブ用のクロツク信号と楽音サイ
クルとの同期を行う同期メモリ（以下Ｆｃメモリと称呼
する），１７は８ビツト直列のシフトレジスタ１本から
なり、前記音量エンベローブメモリ１５のラインメモリ
が作動中か否かを記憶する作動中記憶メモリ（以下Ｆｄ
メモリと称呼する），１８は８ビツト直列のシフトレジ
スタ１本からなり、音量エンベローブがアタツク状態か
りリース状態かを記憶するメモリ（以下Ｆｅメモリと称
呼する）である。

これらメモリ９，１０，１１，１２，１３，１４，１５
，１６，１７，１８はいずれも１μｓ周期信号で順次シ
フトアツプし、８μＳで１循するもので、８行からなる
８つのラインメモリ）ＫＯ７ｋｌ２ｋ２２ｋ３クＫ４）
Ｋ５７ｋ６′Ｋ７を構成してなり、従つて、最大８通り
の音階指定データ、オクターブ指定データ、楽音波形、
音量エンベローブを各ラインメモリ毎に対応して夫々独
立に設定出来るようになつている。例えば、演奏操作キ
ーを最大８個同時に操作しても、夫々の演奏操作キーが
全て入力可能となり全てのメモリ９，１０，１１，１２
，１３，１４，１５，１６，１７，１８の各ラインメモ
リが夫々順番に演奏操作キーに対応付けられるようにな
る。前記音階一オクターブカウンタ５の音階データは補
正音階データ作成回路１９を介して後述するサンブル音
非指示信号が一方入力端に供給されているアンド回路２
０に印加され、更に、オア回路２１を介して音階指定デ
ータメモリ１２に４ビツトパラレルデータとして入力さ
れる。

又、オクターブデータは補正オクターブデータ作成回路
２２からの補正オクター力直と共に、前記サンプル音非
指示信号でゲート制御されるアンド回路２３及びオア回
路２４を介してアダー２５に供給され、このアダー２５
からの３ビツトパラレルデータがオクターブ指定データ
メモリ９に入力される。前記補正音階データ作成回路１
９及び補正オクターブデータ作成回路２２は後述する音
色選択設定用ＲＯＭ（リードオンリーメモリ）２６から
の重奏指定用制御信号ａ−ｐの組み合わせによつて制御
されるもので、重奏指示がない状態、２重奏指示状態、
４重奏指示状態に於いて、正規のオクターブ（１オクタ
ーブと呼ぶ）に対して＋２，＋３，＋４のオクターブが
設定され、特に＋３オクターブ設定の場合には前記補正
音階データ作成回路１９で音階データに＋７されて正規
の音階、オクターブデータに対して補正が行われるよう
になる。前記重奏指示が無い状態、２重奏指示状態、４
重奏指示状態の各指示信号はこの音色選択設定用ＲＯＭ
からのＱ，ｒ信号として出力されるもので、ｑ信号は２
重奏指示、ｒ信号は４重奏指示、Ｑ，ｒ信号が共に出力
されない場合は重奏指示無し状態となり、このＱ，ｒ信
号は前記各種制御信号作成回路１に供給される。又、音
色選択設定用ＲＯＭ２６からは特定音高の音階データ、
オクターブデータが出力され、音階データは４ビツトパ
ラレルにアンド回路２７を介してオア回路２１にオクタ
ーブデータは３ビツトバラレルにアンド回路２８を介し
てオア回路２４に供給される。これらアンド回路２７，
２８には更にサンプル音指定スイツチ２９の操作毎に反
転制御されるバイナリカウンタ３０の「１」出力時のサ
ンプル音指定信号が印加されており、従つて、このスイ
ツチ２９がサンプル音指示の為に操作される時のみ音階
データ、オクターブデータがアンド回路２７，２８から
出力されるようになる。更に、音色選択設定用ＲＯＭ２
６からは後述するＭ，Ｎ，Ｏ，Ｐ，Ｑ，Ｒ，Ｓ，Ｔが音
色制御回路３１に供給される。そして、第２図に示した
如く音色選択設定用ＲＯＭ２６は音色選択指定入力装置
３２での音色選択スイツチ操作に応じてアドレスデコー
ダ３３で音色制御信号Ｍ−Ｔ，ａ−ｐが指定されるもの
である。音色選択指定入力装置３２は異なつた音色を指
定するために例えばタツチスイツチがマトリツクス状に
多数配列されており、各スイツチは夫々異なる音色を指
示するように対応づけられている。そして、この音色選
択指定入力装置３２の操作されたスイツチはアドレスデ
コーダ３３で音色選択設定用ＲＯＭ２６の対応するアド
レスを指定するようになる。音色選択設定用ＲＯＭ２６
は後述の音色制御信号Ｍ−Ｔ１重奏指定用制御信号ａ−
ｐ及び音階データ、オクターブデータをスイツチに応じ
て出力するのである。また、前記音色選択指定入力装置
２２でスイツチが操作されると、後述するＫｃ信号を受
けるワンシヨツトの同期回路３４から操作信号αが出力
され、前記サンプル音指示信号の発生時にアンド回路３
５を介して前記各種制御信号作成回路１に供給される。
前記アンド回路２０，２３に印加される前記サンプル音
非指示信号は前記バイナリカウンタ３０の「Ｏ」出力信
号をインバータ３６で反転した信号βとなる。又、補正
オクターブデータ作成回路２２には前ノ記各種制御信号
作成回路１からの後述するＫ。

，Ｋｌ，Ｋ２，Ｋ３のラインメモリ指定用タイミング信
号が供給されると共にその出力からはオクターブの組合
わせ指定状態に応じてこれらタイミング信号Ｋ。，Ｋｌ
，Ｋ２，Ｋ３、を前記各種制御回路８に印加し、メモリ
９，１０，１１，１２，１３，１５，１６，１７、に対
する入力を制御するようになる。音色選択設定用ＲＯＭ
２６で２重奏或いは４重奏が指示されるとその指令信号
Ｑ，ｒは前記各種制御信号作成回路１に印加されメモリ
９〜１８に対する指定ラインメモリを複数、即ち２重奏
指令の場合には単一の演奏操作キーに対して２つのライ
ンメモリを、４重奏指令の場合には４つのラインメモリ
を指定するようにタイミング制御されるものである。音
色制御回路３１は楽音１，，，の夫々に対するエンベロ
ーブのアタツクタイム指令信号ＭＩｌ〜Ｍｌ，ＭＩ２〜
Ｍ２，リリースタイム指令信号ＮＩｌ〜Ｎｌ，ＮＩ２〜
Ｎ２、周期時間指令信号０１１〜０１，０１２〜０２、
立上り差有無指令信号ＰＩ−Ｐ、波形指令信号Ｑｌｌ〜
Ｑｌ，ＱＩ２〜Ｑ２，ＱＩ３〜Ｑ３、ビブラート指令信
号ＲＩ−Ｒ、オクターブチエンジ指令信号ＳＩ−Ｓ及び
重奏微差有無指令信号ＴＩｌ〜Ｔｌ，ＴＩ２〜Ｔ２を有
する音色制御指令の選択的組み合わせ指示によつて設定
される。

又、音色制御回路３１は８μＳ周期信号を計数する時間
測定回路３７からの各種時間設定信号が印加され種々の
周期のクロツク信号も作成される。即ち、音色制御回路
３１からは、立上り時間差を決める為に用いられる立上
りクロツク信号φＳ、アタツク指定を行わないアタツク
「Ｏ」信号、アタツク時間決定の為のアタツククロツク
信号φＡ、リリース時間決定の為のリリースクロツク信
号φＲ１周期時間を決める為に用いられる周期クロツク
信号φＴ、重奏の場合のデイレイ指示有或いは無し信号
、楽音波形を決める固定又は浮動、矩形、鋸歯、三角波
の波形指示信号、オクターブチエンジ指示信号、ビブラ
ート変化を与えるー八指示信号或いは＋ノ指示信号を出
力し、前記各種制御回路８に与えるようになる。前記オ
クターブ指定データメモリ９はアダー２５からのオクタ
ーブ指定データをラインメモリ毎に循環記憶し、最終ラ
インメモリから出力される３ビツトからなるオクターブ
指定データは加算制御回路３８で第１〜第７迄のオクタ
ーブの夫々に対応してデコードされ夫々のオクターブで
異なる加算値指令としてアダー３９に供給される。即ち
、第１オクターブ指定では＋１、第２オクターブ指定で
は＋２、第３オクターブ指定では＋４、第４オクターブ
指定では＋８、第５オクターブ指定では＋１６、第６及
び第７オクターブ指定ではＯの加算指令として供給され
る。このアダー３９はオクターブビツトメモリ１０の各
ラインメモリとオクターブ指定データメモリ９の各対応
するラインメモリのオクターブ加算値とを１サイクル（
８μｓタイム）に加算し、その加算結果をオクターブビ
ツトメモリの入力側先頭ラインメモリに供給して循環記
憶させると共にこの加算時に伴うキヤリ一信号を出力す
るようになる。即ち、加算制御回路３８の出力は指定オ
クターブの高い程前記加算値が大きくなるようにアダー
３９に接続され、従つて、アダー３９からのキヤリ一信
号の出力周期はオクターブが高い程速くなるもので、こ
れによつて、オクターブ指定データメモリ９に設定され
た夫々のオクターブ指定データに対応する当該オクター
ブの基準となるオクターブ基準クロツタ周波数信号を得
るようになる。又、前記加算制御回路３８は前記音色制
御回路３１からのオクターブチエンジ指示信号によつて
、オクターブ指定メモリ９に記憶設定された正規の１オ
クターブに対して十１アツプ（倍のオクターブ）するオ
クターブシフトアツブ回路を含んでいる。前記音階指定
データメモリ１２に記憶設定された音階指定データは入
力側先頭ラインメモリに循環記憶されると共に最終ライ
ンメモリからの４ビツト出力を音階デコーダ４０に供給
し、ここで１２音階に対応付けられた１２本の出力ライ
ンを介して後述する音階クロツク選択回路４１に与えら
れる。

前記アドレスメモリ１３の各ラインメモリ夫々が、波形
の１サイクルのアドレスステツブ計数値を記憶するもの
で、本実施例では波形の１サイクル周期を６４ステツブ
数とし、１０進数でＯ〜６３（２進数では６ビツトの［
００００００」〜「１１１１１１」）の計数値状態で表
わされるものである。

そして、このアドレスメモリ１３の最終ラインメモリか
ら順次出力される６ビツトバラレルのアドレスステツプ
計数値はアドレスステツノブ数検出回路４２及びステツ
プ数検出マトリツクス回路４３を通過してアダー４４に
移送され、このアダー４４にて、前述した音階指定デー
タメモリ１２、オクターブ指定データメモリ９に記憶さ
れている音高データに対応する後述詳述される音高クロ
ツク周波数信号を加算し、その加算出力値をアドレスメ
モリ１３の先頭ラインメモリに循環して記憶するように
する。

この音高クロツク周波数信号は前記アダー３９から出力
されるキヤリ一信号の周波数である前述したオクターブ
基準クロツク周波数信号に基づいて作成されるものであ
る。即ち、この音高クロツク周波数信号は、アダー４４
に加算されるべき当該の前記オクターブ基準タロツク周
波数信号の加算クロツク数を休止制御し、隣接する音階
周波数比が１２！百の関係に成さしめることで得られる
もので、これによつて楽音の１サイクル（６４ステツプ
）の周期時間を指定されたオクターブ、音階データによ
る音高データに対応して町変させることが出来るもので
ある。而して、前記ステツブ数検出マトリツクス回路４
２は楽音の１サイクル中での１ステツプ毎、２ステツプ
毎、４ステツプ毎、８ステツプ毎、１６ステツプ毎、３
２ステツプ毎に夫々クロツク信号を発生するもので、こ
の各クロツク信号の各出力状態は休止クロツク数作成マ
トリツクス回路４５によつて音階周波数比が１２Ｖ丁の
関係になるように後述する如く組み合わせ設定され音階
に対応した１２本の出力ラインに供給されてなる。従つ
て、この休止クロツク数作成マトリツクス回路４５の１
２本の出力ラインの１つは前記音階デコーダ４０の指定
音階に対応して音階タロツク選択回路４１で選択され、
その出力信号はクロツク数制御回路４６に印加されるこ
とになる。クロツク数制御回路４６は前記Ｆａメモリ１
１の制御のもとで、前記アダー３９から出力されるキヤ
リ一信号即ちオクターブ基準クロツク信号を停止制御し
、アダー４４に印加される前述した音高クロツク周波数
信号を得るものである。前記アドレスステツプ計数値検
出回路４２はアドレスメモリ１３の各ラインメモリの楽
音の１サイクル（６４ステツブ）中のステップ計数値の
先頭アドレス「０」，「３０」，［０」若しくは「３２
」 ，［Ｏ」〜［３１」及び最終アドレス「６３」を検
出すると共に６ビツトパラレル出力のうちの中４ビツト
の出力を比較回路４７に供給してなる。

而して、先頭アドレスの「Ｏ」計数値検出信号は同期回
路４８に与えられ、この時、前記楽音制御回路３１から
出力される一工指示信１− １号
、＋ｎｌ指示信号を受け、−【ｉ指示信号は前記ステツ
プ数検出マトリツクス回路４３に、十±指示信号は前記
音階クロツク選択回路４１に供給１ −
１される。

即ちこの一正了指示信号及び＋ｉ指示信号は楽音の１サ
イクル（６４ステツプ）中に正規の周波数に対して余分
に−１若しくは＋１することによつて微妙な周波数変化
を与える所謂ビブラートを得るようにするものである。
又、前記アドレスステツプ計数値検出回路４２から出力
される「０」若しくは「３０」計数値検出信号、［３０
」計数値検出信号及び「０」〜「３１」計数値検出信号
は波形制御回路４９に、［６３」計数値検出信号は後述
する加減制御回路５１に与えられる。又、この［６３」
計数値検出信号は前記音色制御回路３１から出力される
周期クロツク指示信号に対して楽音の１サイクルとの同
期を取る為に前記Ｆｂメモリ１４に対する制御信号とし
て前記各種制御回路８に与えられる。前記エンベローブ
メモリ１５は前記音色制御回路３１からの指定された周
期時間のアタツククロツク信号φＡ若しくはリリースク
ロツク信号φＲが加算制御回路５１を介して加算信号と
して供給されるアダー５２の出力を先頭ラインメモリに
循環記憶するもので、この場合、「Ｏ」〜「１５」（「
００００」〜「１１１１」）の計数記憶状態を得るよう
になり、その計数記憶状態は最終ラインメモリより音量
のエンベローブ値検出回路５３を通過して後述する加算
値決定回路５４に供給される。

本実施例による音量エンベローブは第３図に示す如くア
タツククロツク信号φＡによつて「Ｏ」〜［１５」迄順
次計数加算されるアタツク状態とリリースクロツク信号
φＲによつて「１５」〜「０」迄順次計数減算されるリ
リース状態とからなり、この計数状態がエンベローブメ
モリ１５の各ラインメモリ毎に記憶可能になる。即ち、
エンベローブ値検出回路５３によつてアタツク状態の最
大計数値「１５」の検出信号が前記加減制御回路５１に
印加されるとアダー５２には減算指令が与えられると共
に前記Ｆｅメモリ１８に「１」信号が記憶されることに
なりリリース状態に設定される。従つて、リリース状態
ではリリースクロツク信号φＲによつてエンベローブ値
検出回路５３で［０」計数値が検出される迄最大計数値
「１５」より減算される。又、前記Ｆｃメモ１月６は音
量エンベローブのアタツククロツク信号φＡ、リリース
クロツク信号φＲのアダー４６での加算若しくは減算の
タイミングと楽音の１サイクルとの同期を取る為に前記
アドレスステツプ値検出回路４２の「６３」計数値検出
信号によつて制御されるものである。前記Ｆｄメモリ１
７はエンベローメモリ１５の作動中のラインメモリに対
応して「１」信号が記憶されるもので、後述詳述するが
特に音色制御回路３１からのデイレイ指示信号、立上り
クロツク信号φＳで制御されるものである。前記エンベ
ローブメモリ１５の最終ラインメモリの出力は前記比較
回路４７にも供給される。即ち、この比較回路４７では
アドレスメモリ１３の中４ビツトとエンベローブメモリ
１５の４ビツト出力との比較が行われ、一致検知信号及
び前後半一致前検知信号を夫々出力し、前記波形制御回
路４９に与え、この波形制御回路４９からは「３０」検
知信号、「０」検知信号、一致検知信号、前後半一致前
検知信号を出力し、夫々加算制御回路５０に供給するよ
うにする。加算制御回路５０には前記音色制御回路３１
からの波形指定用の固定指令信号、矩形波指令信号及び
三角波指令信号も供給される。即ち、本実施例による波
形は第４図の如く、基本的な波形として、鋸歯状波形、
矩形波形、三角波形の３種類があるが、このうち、鋸歯
状波形及び矩形波形については浮動波若しくは固定波の
種別が指令可能である。この浮動波は波形の立下り時の
アドレスステツプ値が一定でない所謂振幅パルス幅が伸
縮される波形を、固定波は波形の立下り時のアドレスス
テツプ値が一定（この場合３０ステツプ）である所謂振
幅パルス幅が一定で頂部がエンベローブメモリ１５の音
眉佃ｕ御値に基づきカツトされる波形を意味するもので
ある。尚、三角波形の場合には固定となる。従つて、加
算制御回路５０では固定指令信号、固定指令信号がない
時の浮動指令信号、矩形波指令信号、三角波指令信号及
び矩形波指令信号と三角波指令信号が共にない場合の鋸
歯状指令信号の各波形指示に対して前記波形制御回路４
９からの前述した各種検知信号との組み合わせを得るマ
トリツクス回路が形成されており、その出力からはＥ指
令信号及び１指令信号が前記加算値決定回路５４へ、又
、（−）指令信号が出力波形計数回路であるアダー５５
へ供給される。尚、前記波形制御回路４９及び加算制御
回路５０には前記オクターブ指定データメモリ９に指定
された第７オクターブの指令信号が加算制御回路３８か
ら与えられている。前記加算値決定回路５４は波形に基
づく前記加算制御回路５０からの指令信号及び前記クロ
ツク数制御回路４６から出力される音高クロツク周波数
信号に同期してエンベローブメモリ１５のエンベロニブ
値をアダー５５に供給するようになる。従つて、アダー
５５から出力される１つのラインメモリに対して制御さ
れる波形を端的にとらえるならば第４図から解る様に、
エンベローブのアタツク状態では（ｄ卜（５）→（ＢＨ
ａ）と音量が次第に大きくなる程波形も相対的に大きく
変化し、リリース状態では（５）→（５）→（ｃ卜（ｄ
）と音量が次第に小さくなる如く波形も相対的に小さく
変化するようになる。勿論この様な波形の変化は夫々の
ラインメモリ毎に行われるものである。そして、アダー
５５の出力は出力制御回路５６を介して音高クロツク周
波数信号に同期して再びアダー５５への加算値として循
環され、又、出力制御回路５６の出力はＤ／Ａ変換回路
５７、アンプ５８を介してスピーカ５９より発せられる
ようになるものである。

前記音色選択設定用ＲＯＭ２６からは４ビツトのアタツ
ク指令信号Ｍ、リリース指令信号Ｎ及び周期指令信号０
が出力され、これら指令信号Ｍ，Ｎ，Ｏは第５図に示し
た如く音色制御回路３１のデコーダ（図示せず）を介し
て夫々１〜１，１２〜２を出力する。

即ち、第５図に於いてアタツク指令信号ＭＯ）１１〜１
は夫々アンドゲート３１−１〜３１−４の一方入力端に
、１２〜２の出力は３１−５〜３１−９の一方入力端に
印加され、リリース指令信号ＮＯｌｌ〜１の夫々はアン
ドゲート３１−１０〜３１−１３の一方入力端に、１２
〜２の出力は夫々アンドゲート３１−１４〜３１−１７
の一方入力端に印加され、周期指令信号０（７）１１〜
１の夫々のアンドゲート３１−１８〜３１−２１の一方
入力端に、１２〜２の夫々はアンドゲート３１−２２〜
３１−２５の一方入力端に印加されている。このアンド
ゲート３１−１，３１−５，３１−１０，３１−１４，
３１−１８，３１〜２２の他方入力端には各種制御信号
作成回路１から出力されるＫ♂信号が、アンドゲート３
１−２，３１−６，３１−１１，３１−１５，３１〜１
９，３１−２３の他方入力端には同様にＫ／信号が、ア
ンゲート３１−３，３１−７，３１−１２，３１−１６
，３１−２０，３１−２４の他方入力端にはＫ２′信号
が、アンドゲート３１一４，３１−８，３１−１３，３
１−１７，３１−２１，３１−２５の他方入力端にはＫ
３′信号が供給されている。そして、アンドゲート３１
−１〜３１−４はオアゲート３１〜２６へ、アンドゲー
ト３１−５〜３１−９はオアゲート３１−２７へ供給さ
れ、これらオアゲート３１−２６，３１一２７の組合わ
せ出力状態でアタツクデコーダ（図示せず）を介して前
記時間測定回路３７からの所望のアタツクロツク信号φ
Ａを取り出す様になる。アンドゲート３１−１０〜３１
−１３はオアゲート３１−２８へ、アンドゲート３１−
１４〜３１−１７はオアゲート３１〜２９へ供給され、
これらオアゲート３１−２８，３１−２９の組合わせ出
力状態でリリースデコーダ（図示せず）を介して前記時
間測定回路３７からの所望のリリースクロツク信号φＲ
を取り出す様になる。又、同様に、アンドゲート３１−
１８〜３１−２１はオアゲート３１−３０へ、アンドゲ
ート３１−２２〜３１−２５はオアゲート３１−３１に
供給され、これらオアゲート３１−３０，３１−３１の
組合わせ出力状態で周期デコーダ（図示せず）を介して
前記時間測定回路３７からの所望の周期クロツク信号φ
Ｔを取り出す様になる。即ち、Ｋ♂信号はラインメモリ
Ｋ。（Ｋ４），Ｋ，′信号はラインメモリｋ１（Ｋ５）
に、Ｋ２′信号はラインメモリＫ２（Ｋ６）に、Ｋ３′
信号はラインメモリＫ３（Ｋ７）に夫々対応付けられて
おり、従つて、アタツク、リリース、周期信号は音色選
択設定用ＲＯＭ２６の指令信号の設定状態に応じて夫々
のラインメモリに対して独立して設定可能となるもので
ある。更に、第６図に於いて、音色選択設定用ＲＯＭ２
６から出力される立上り差有無指令信号Ｐ、波形指令信
号Ｑ、ビブラート指令信号Ｒ、オクターブチエンジ指令
信号Ｓ、重奏微差有無指令信号Ｔはデコーダ（図示せず
）を介して出力するもので、立上り有無指令信号ＰＯ）
Ｉ〜の出力はアンドゲート３１−３２〜３１−３５の一
方入力端に印加される。波形指令信号Ｑは第４図に示し
た様に、固定か浮動かのいずれかを指示する１１〜１、
楽音波形が三角波、鋸歯状若しくは矩形波かを指示する
１２〜２，１３〜３の出力は夫々アンドゲート３１−３
６〜３１−３９，３１−４０〜３１−４３，３１−４４
〜３１−４７の一方入力端に供給される。ビブラート指
令信号Ｒ（７）Ｉ〜出力は夫々アンドゲート３１−４８
〜３１−５１の夫々一方入力端に、オクターブチエンジ
指令信号Ｓの出力１〜の出力は夫々アンドゲート３１−
５２〜３１−５５の夫々一方入力端に供給される。更に
重奏微差有無指示信号Ｔ（７）１１〜１，１２〜２の出
力は夫々順にアンドゲート３１−５６〜３１５９，３１
−６０〜３１−６３の夫々一方入力端に供給される。そ
して、アンドゲート３１−３２，３１−３６，３１−４
０，３１−４４，３１−４８，３１−５２，３１−５６
，３１−６０の他方入力端に前記Ｋ♂信号が、アンドゲ
ート３１−３３，３１−３７，３１−４１，３１−４５
，３１−４９，３１−５３，３１−５７，３１−６１の
他方入力端にはＫ／信号が、アンドゲート３１−３４，
３１−３８，３１−４２，３１−４６，３１−５０，３
１−５４，３１−５８，３１−６２の他方入力端にはＫ
２′信号が、アンドゲート３１−３５，３１−３９，３
１−４３，３１−４７，３１−５１，３１−５５，３１
−５９，３１−６３の他方入力端にはＫ３′信号が印加
されている。アンドゲート３１−３２〜３１−３５の出
力はオアゲート３１６４を介して立上り差（デイレイ時
間ｔ）指令信号として、アンドゲート３１−３６〜３１
−３９の出力はオアゲート３１−６５を介して楽音波形
の固定か浮動の指令信号を、アンドゲート３１−４０〜
３１−４３及びアンドゲート３１−４４〜３１−４７は
夫々オアゲート３１−６６，３１一６７を介して基準波
形（三角、矩形、鋸歯状波）の指令信号として出力され
る。アンドゲート３１−４８〜３１−５１の出力はオア
ゲート３１−６８を介してビブラート（−一）指令信号
として出力され、アンドゲート３１−５２〜３１−５５
の出力はオアゲート３１−６９を介してオクターブチエ
ンジ指令信号として、又アンドゲート３１一５６〜３１
−５９の出力はオアゲート３１−７０を介して一百ｊの
重奏微差指令信号として、アンドゲート３１−６０〜３
１−６３の出力はオアゲート３１−７１を介して＋一の
重奏微差指令信号として出力されるようになる。即ち、
これらアンドゲート３１−３２〜３１−６３は音色選択
設定用ＲＯＭ２６で組み込まれてマトリツクス的に指定
されている各種指令信号に対してＫ。′，Ｋ／，Ｋ２′
，Ｋ３′信号に同期して出力されるもので、各ラインメ
モリＫ。−Ｋ７は前述した如くＫ。′，ｋ／，Ｋ２′，
Ｋ３′に独立に対応付けるようになつている。更に、第
７図は音色選択設定用ＲＯＭ２６から出力されるａ−ｐ
の出力指令信号を受けてオクターブ組み合わせによる重
奏指令信号を得る補正オクターブデータ指令信号発生部
を示すもので、ａ〜ｐの出力指令信号は夫々順にアンド
ゲート２２１〜２２−１６の一方入力端に供給される。
一方これらアンドゲート２２−１〜２２−４，２２−５
〜２２−８，２２−９〜２２−１２，２２一１３〜２２
−１６には夫々各種制御信号作成回路１からのＫ。，Ｋ
ｌ，Ｋ２，Ｋ３信号が順次結合されるようになつている
。そして、アンドゲート２２１，２２−５，２２−９，
２２−１３の各出力はオアゲート２２−１７へ、アンド
ゲート２２２，２２−６，２２−１０，２２−１４の各
出力はオアゲート２２−１８、アンドゲート２２−３，
２２−７，２２−１１，２２−１５の各出力はオアゲー
ト２２−１９，アンドゲート２２−４，２２−８，２２
−１２，２２−１６の各出力はオアゲート２２−２０に
供給され、オアゲート２２１７は正規の１オクターブ指
令、オアゲート２２−１８は＋２オクターブ指令、オア
ゲート２２−１９は＋３オクターブ指令、オアゲート２
２−２０は＋４オクターブ指令信号を出力するようにな
る。この様に音色選択設定用ＲＯＭ２６にはあらかじめ
キーの数に対応して、例えば数１０種類ぐらいの音色を
用意することができる。

本例ではアタツクは４通り、以下、リリースは４、周期
は４、立上り差有無しは有か無しかの２通り、波形は固
定が浮動の２通りと３種類の基準波形、ビブラートの有
か無しかの２通り、オクターブチエンジが有か無いかの
２通り、重奏微差の＋− −一ゝ ６４′
６４が有か無しかの４通り及び重奏の種類としての重
奏なし、２重奏、４重奏指令の夫々によるオクターブ＋
１，＋２，＋３，＋４の指定による、これらの組合わせ
種類が指定可能である。

そして、これらの種類の中からあらかじめ決められた音
色を、ＲＯＭによつてプログラム化しておくもので、こ
れをキー操作によつて任意に選択することが出来る様に
なつている。今、演奏に先だつて、サンプル音指定スイ
ツチ２９を操作しておき、音色選択指定入力装置３２の
中の特定スイツチを操作するとその操作信号がワンシヨ
ツト回路３４を介して各種制御信号作成回路１に印加さ
れると共にアドレスデコーダ３３によつてその操作スイ
ツチに対応する音色選択設定用ＲＯＭ２６のアドレスが
指定される。

従つて、そのアドレスに対応して、あらかじめＲＯＭ２
６に設定されている前述したＭ−Ｔ，ａ−ｐの指令信号
が出力されると共にあらかじめ設定されている音階、オ
クターブデータもアンド回路２７，２８を介して出力さ
れる。この音階、オクターブデータは更にオア回路２１
，２４を介してオクターブ設定メモリ９、音階設定メモ
リ１２にキーオン信号に同期して入力される。従つて、
この特定の音高データに対する音色がＲＯＭ２６から指
定されたＭ−Ｔ，ａ−ｐの指令に対応して各種制御され
てサンプル音を発生することになる。これはスイツチを
選択操作するごとに行われるものである。一方、演奏開
始ではサンブル音階指定スイツチ２９を解除しておき、
従つてアンド回路２７，２８は閉じた状態におかれる為
、音階データ、オクターブデータは出力されない。

従つて演奏中は音色選択指定入力装置３２のスイツチを
押してもサンプル音は発生されないがＭ−Ｔ，ａ−ｐの
制御指定はなされている。このため演奏中に音色選択指
定入力装置３２のスイツチを選択操作して音色を切り替
えることができる。次に第８図の具体的回路構成を用い
て第１図に説明した実施例を詳述する。

尚、第８図は第９図に示す如くの図面接続状態にあるも
のである。第８Ａ図に於いて、パルス発生器２から出力
される第１０図ａに示した如くの１μｓ周期の基準クロ
ツク信号Ｂは３ビツトから成るバイナリカウンタ１１で
計数され、各ビツト段から順次第１０図Ｂ，ｃ，ｄの如
く、２μｓ周期のＫａ信号、４μｓ周期のＫｂ信号、８
μｓ周期のＫｃ信号をクロツク信号として発生する。こ
れらＫａ，Ｋｂ，Ｋｃ、信号及びインバータ１−２，１
−３，１−４を介したＫａ，Ｋｂ，Ｋｃ信号はアンドア
レイマトリツクス回路１−５に印加し、アンドアレイマ
トリツクス回路１−５より第１０図ｅの如くＫｄ信号、
ｆの如くＫｃ信号、ｇ−ｊの如くＫ♂，Ｋ１′，Ｋ２′
，Ｋ３′信号を取り出す。バイナリ計数される４ビツト
１２進の音階カウンタ５−１はこのＫｃ信号を計数し、
第１１図ｂの如く１２音階のＢ，Ｃ，Ｃ４Ｐ・・・・・
・，Ａ，Ａこ対応する第１表の如くの音階データとして
出力するもので、又、１，２，８のウエイトビツトの出
力はアンドゲート５−２に供給される。

アンドゲート５−２から出力される第１１図ｃの如くの
出力信号の立下り信号は音階カウンタ５−１をクリアす
ると共にオクターブカウンタ５３に計数歩進信号として
与える。

オクターブカウンタ５−３は３ビツトの７進のバイナリ
カウンタで各ビツト段の出力はアンドゲート５−４に与
えられ、このアンドゲート５−４から出力される第１２
図ｃの信号はオクターブカウンタ５−３に「１」をロー
ドする指令となる為、オクターブカウンタ５−４の各ビ
ツト出力からは第１２図ｂの如く７オクターブに対応−
する第２表に示した如くのオクターブデータとして出力
するようになる。アンドゲート５−４の出力信号はアン
ドゲート５−２の出力信号と共にアンドゲート５−５に
供給され、このアンドゲート５−５より第１２図ｄに示
す音階、オクターブカウンタ５−１，５−３の最終計数
値「８４」に相当する出力信号を得る。

そして、アンドゲート５−５からの出力信号は第８Ｂ図
に於ける入力検出回路４の８４ビツトのシフトレジスタ
４−１の入力信号（第１３図ｃ参照）となり、この入力
信号を第１３図ａの読み込みパルス信号Ｋｃ、第１３図
ｂの書き込みパルス信号Ｋｃに同期してシフト動作させ
ることにより第１３図ｄの如くの前記演奏操作キーの夫
々を順次スキヤンニング選択するタイミング信号Ｔｌ，
・・・・・・，Ｔ８４を発生させる。即ち、第８Ｂ図の
外部演奏操作キー群３には８４個の演奏操作キー、この
場合８４個のＢ。，Ｃｌ，・・・・・・Ａ７，Ａ７＋キ
ーの７オクターブに相当する音高指定キーが配列されて
おり、この各キー夫々の選択は前記シフトレジスタ４−
１のタイミング信号Ｔｌ，・・・・・・，Ｔ８４によつ
て順次スキヤンニングされるアンドゲートを構成するマ
トリツクス回路４−２かな取り出すことができるもので
、第３表に、この，タイミング信号Ｔｌ，・・・・・・
，Ｔ８４、演奏キーの音階名及び音階カウンタ５一１、
オクターブカウンタ５−３のデータ関係を示してある。
このマトリツクス回路４−２の各ゲート出力はオアゲー
ト出力ライン４−３を介して読み込みパルス信号ＫＣｌ
書き込みパルス信号Ｋｃに同期してシフト動作され８４
ビツトのシフトレジスタ４一４の入力端及びアンドゲー
ト４−５の一方入力端に結合される。

このアンドゲート４−５の他方入力端にはシフトレジス
タ４−４の出力端からの信号をインバータ４−６で反転
した信号が印加され、従つて、このアンドゲート４−５
の出力からは操作された演奏操作キー毎に夫々ワンシヨ
ツトの新キー有信号（８μｓ幅）を発生するようになる
。従つて、特に演奏操作キーの複数の同時若しくは時分
散的操作による和音的演奏に適するように構成されてい
る。この操作タイミングに対するワンシヨツト信号は第
４表から解るように一回の操作に対する最初の操作サイ
クルのみに得られるものである。第８Ｂ図に於ける入力
検出回路４のオアゲート４−３の出力の立上り信号は８
μｓの第８Ａ図に於けるキー無し制御回路７のオアゲー
トJヨ黷P、遅延回路７一２を介してＳ−Ｒフリツプフロ
ツプ７３のりセツト入力端に供給されると共に３ビツト
バイナリのカウンタJヨ黷Sにクリア信号として供給され
る。

又、オアゲートJヨ黷Pの他方の入力端には第２図のアン
ドゲート３５から出力されるサンプル音指定スイツチ２
９の操作信号αが供給される。このカウンタJヨ黷Sは前
記アンドゲート５−４からの出力信号の回数を計数する
もので、その３ビツト目の出力はＳ−Ｒフリツプフロツ
プJヨ黷Rのセツト入力端に結合される。即ち、カウンタ
Jヨ黷Sはクリア信号が与えられない状態が略（１２×７
×４）×８＝２６８８μｓ続いた時に初めて出力信号が
得られるもので、換言すれば演奏操作キーの操作が２６
８８μｓ内に行われない所謂キー無し状態を検出するよ
うになる。従つて、ＳＲフリツプフロツプJヨ黷WのＱ側
出力からはキー有信号が出力され、サステイン指示スイ
ツチ６からの操作信号と共にオアゲートJヨ黷Tに供給さ
れる。更に、オアゲートJヨ黷Tの出力はオアゲートJヨ
黷T、各種制御信号作成回路１のアンドゲート１−６、
インバータ１−７を介してアンドゲート１−５からのＫ
ｄ信号が結合されているアンドゲート１−８及び第８Ｃ
図に於んるオアゲート８１の入力に供給される。又、第
８Ｂ図に於けるアンドゲート４−５から出力される新キ
ー有信号は前記した第２図に於けるサンプル音指定スイ
ツチ２９の操作信号αが一方入力端に供給されるオアゲ
ート１−９を介して第８Ｂ図に於けるアンドゲート１−
１０へ、又、インバータ１−１１を介してアンドゲーカ
一６、アンドゲート１−８，オアゲートJヨ黷T，８−１
の入力に供給される。即ち、オアゲートJヨ黷TはＳ−Ｒ
フリツプフロツプJヨ黷Qがセツト状態であるキー無し状
態であつて且つ前記サステイン指示スイツチ６が非指示
状態である場合で、その状態以降の最初の新演奏操作キ
ーによる新キー有信号によつて８μｓ時間出力信号が禁
止されるものであり、それ以外は出力信号が存在するよ
うに制御される。第８Ａ図に於ける１−１２は８ビツト
のシフトレジスタ、１−１３は４ビツトのシフトレジス
タで、夫々１μｓ周期の読み込みパルス信号Ｂ及びイン
バータ１−１４で反転された書き込みパルス信号Ｂに同
期してシフト動作される。

シフトレジスタ１−１２の入力端にはオアゲート１−１
５が結合され、出力端は前記アンドゲート１−６及び１
１０の入力端に結合されてなる。オアゲート１一１４の
入力には前記アンドゲート１−６、後述するオアゲート
出力１−１６及び前記アンドゲーカ一８の出力が結合さ
れる。即ち、アンドゲート１−８はキー無し状態に於け
るＫｄ信号を出力してシフトレジスタ１−１２に入力す
るものであり、又、キー有状態ではアンドゲート１−６
、オアゲート１−１５を介して循環シフト可能になつて
いる。前記アンドゲート１−１０の出力はＫ１信号とし
て取り出され前記シフトレジスタ１−１３の入力に結合
され、又このシフトレジスタ１−１３の各ビツト段出力
は夫々Ｋｌ，Ｋ２，Ｋ３，Ｋ４信号をアンドゲートを構
成するマトリツクス回路１一１７に与える。このマトリ
ツクス回路１−１７には更に、後述する２重奏指令信号
、４重奏指令信号及びそれら重奏指令信号をインバータ
１−１８，１−１９で反転した信号も印加され、従つて
、マトリツクス回路１−１７は２重奏指令信号及び４重
奏指令信号が存在しない場合にはＫ２信号を、２重奏指
令信号のみが存在する場合にはＫ２信号を、４重奏指令
信号のみが存在する場合にはＫ４信号を夫々出力し前記
オアゲート出力１−１６に供給するようになる。つまり
、このシフトレジスタ１−１２，１−１３及びその周辺
のゲート群は演奏操作キー３の操作されたキーに対する
前述したメモリ９〜１８の各ラインメモリの指定制御を
行うものである。今、２重奏及び４重奏の指令がなく且
つ前記サステイン指示スイツチ６が非操作状態でフリツ
プフロツプJヨ黷Rのセツト状態（キー無し状態）に於い
ては、第１４図Ｓの於くアンドゲート１−８は開放可能
状態にあり、従つて、アンドゲート１−５からの第１０
図ｅのＫＯ／信号が出力され、オアゲート１−１５を介
してシフトレジスタ１−１２に入力され、第１４図ｆ−
ｍの如き順次シフトアツプされていく。

この状態で第１４図ｃの如きアンドゲート４−５より最
初の新キー有信号が出力されるとアンドゲート１−８は
閉じられた状態になるがアンドゲート１−１０からは第
１４図ｎの如きシフトレジスタ１−１２の最終ビツト段
Ｐ８からの出力信号がＫＯ信号（１μｓ幅）として出力
される。このアンドゲート１−１０からの出力信号ＫＯ
はシフトレジスタ１−１３の入力に与えられ、１μｓ遅
延後に初段ビツトからＫ１信号がオアゲート１−１６，
１−１５を介してシフトレジスタ１−１２の入力に印加
されるが、第１４図ｆから解る様に、この入力時点では
ラインメモリＫＯを指定する元のＫＯ′信号の入力タイ
ミング信号（第１４図破線）よりも１ビツト遅れて、次
のラインメモリｋ１を指定するｋ１の入力タイミング信
号と同期して入力されることになり、又、このｋ１の入
力タイミング信号はシフトレジスタ１１２、アンドゲー
ト１−６、オアゲート１−１５を介して循環的に記憶さ
れることになる。そして、第１４図ｃの２番目の新キー
有信号ではこのｋｌのタイミング信号がアンドゲート１
−１０より出力されラインメモリｋｌの入力タイミング
を指定することになると同時にシフトレジスタ１−１２
にはラインメモリＫ２を指定すべきタイミング信号を入
力しておくのである。従つて、最大８つのラインメモリ
ＫＯ〜Ｋ７迄順次指定可能で、この指定状態は第１５図
に示してあるが、これは８つの連続した演奏キーの操作
を例にしたものである。また２重奏指定の場合は第１６
図に示した如く１つの演奏操作キーに対して２つのライ
ンメモリＫＯとＫｌ，ｋ２とＫ３，ｋ４とＫ５，ｋ６と
Ｋ７が夫々指定可能にＫＯ信号、Ｋ１信号を取り出す様
になり、更に４重奏指定の場合には第１７図の如く、１
つの演奏操作キーに対して４つのラインメモ１八ＫＯ〜
Ｋ３とＫ４〜Ｋ７の指定可能にＫＯ，Ｋｌ，Ｋ２，Ｋ３
信号を取り出すように制御される。第８Ａ図におけるア
ンドゲート１−１０から出力されるＫＯ信号は第７図の
アンドゲート２２−１〜２２−４の一方入力端に、前記
シフトレジスタ１−１２の初段ビツトから出力されるＫ
１信号はアンドゲート２２−５〜２２−８の一方入力端
に、Ｋ２信号はアンドゲート２２−９〜２２−１２の一
方入力端に、Ｋ３信号はアンドゲート２２−１３〜２２
−１６の一方入力端に夫々結合される。この第７図に於
ける夫々オアゲート２２−１７，２２−１８，２２−１
９，２２−２０からはオクターブ［１」（正規のオクタ
ーブ）、オクターブ「＋２」、オクターブ「＋３」、オ
クターブ「＋４」の指令信号を取り出するうになり夫々
第８Ｃ図のオアゲート２２−２１に結合される。又、オ
アゲート２２−１８はオアゲート２２−２２へ、オアゲ
ート２２−２０はオアゲート２２−２３へ、オアゲート
２２−１９の出力はアンドゲート２２−２４，２２−２
５を介してオアゲート２２−２２，２２−２３に供給さ
れる。更にオアゲート２２−１９は補正音階データ作成
回路１９のアンドゲート１９−１〜１９−４の一方入力
端へ、又、インバータ１９−５を介してアンドゲート１
９−６〜１９−９の一方入力端へも供給されるものであ
る。第８Ａ図に於ける音階カウンタ５−１からの音階デ
ータは第８Ｃ図に於ける補正音階データ作成回路１９の
アンド機能を有するマトリツクス回路１９−１０を通過
して直接アンドゲー口９−６〜１９一９の夫々の他方入
力端へ、又、インバータ１９一１１，１９−１２，１９
−１３，１９−１４を介してマトリツクス回路１９−１
０へ導びかれる。更にこの音階カウンタ５−１の１，２
のウエイトビツトの出力はイクスクルーシブオアゲート
１９１５の出力をインバータ１９−１６で反転してアン
ドゲート１９−２の他方入力端へ供給され、アンドゲー
ト１９−１の他方入力端にはインバータ１９−１１の出
力信号が供給される。マトリツクス回路１９−１０のア
ンドゲート出力ライン１９−１７，１９−１８，１９−
１９はオア結合され前記アンドゲート２２−２５へ＋４
オクターブ指令信号として与えられると共にインバータ
１９−２０で反転された信号は前記アンドゲート２２−
１４及びアンドゲート１９−２１の一方入力端に供給さ
れる。このアンドゲー口９−２１の他方入力端にはマト
リツクス回路１９−１０のゲート出力ライン１９−２２
へ導出された信号をインバータ１９−２３で反転した出
力信号が結合され、このアンドゲート１９−２１の出力
は前記アンドゲート１９４の他方入力端に結合される。
更に、アンドゲート１９−３の他方入力端にはマトリツ
クス回路１９−１０のアンドゲート出力ライン１９−２
２，１９−２４，１９−２５のオア結合された出力が結
合されてなる。即ち、この補正音階データ作成回路１９
はオアゲート２２−１９からの＋３倍指令信号時に音階
カウンタ５−１から与えられる正規の音階データに対し
て＋７（３倍）補正を行うもので第５表の如くのコード
変換を得る如く構成されたものである。結局、アンドゲ
ート１９−６，１９−７，１９８，１９−９からは正規
の音階データが、アンドゲート１９−１，１９−２，１
９−３，１９−４からは補正音階データがオアゲート２
２−１９からの「＋３」指令信号に応じて選択的にオア
ゲート１９−２６，１９−２７，１９−２８，１９２９
に結合されるのである。

従つて、第８Ａ図に於けるオクターブカウンタ５−３か
らのオタターブデータは、第２図に於けるサンプル音指
示キー２９が操作されていない時のインバータ３６から
の出力信号βが供給されるアンドゲート２３−１〜２３
−３、第２図に於けるアンドゲート２８からのオクター
ブデータが供給されるオアゲート２４−１〜２４−３を
介して、前記オアゲート２２−２２，２２−２３の出力
と共にアダー２５に供給され、そのアダー２５の出力か
らはオクターブ指定データを出力し、第８Ｃ図に於ける
オアゲート２２−２１の出力信号に同期して第８Ｄ図に
於けるアンドゲート８−２，８−３，８−４、オアゲー
ト８−５，８−６，８−７及びアンドゲート８−８，８
−９，８−１０を介して前記オクターブ指定データメモ
リ９へ３ビツトパラレルデータとして供給するようにな
る。一方、第８Ｃ図に於けるオアゲート１９−２６，１
９−２７，１９−２８，１９−２９から出力する音階指
定データは第２図に於ける、サンプル音指示キー２９が
操作されていない時のインバータ３６からの出力信号β
が供給されているアンドゲート２０−１〜２０−３、第
２図に於けるアンドゲート２７からの音階データが供給
されるオアゲート２１−１〜２１−３を介して、オアゲ
ート２２−２１の出力信号に同期して第８Ｄ図に於ける
アンドゲート８−１１，８−１２，８−１３，８−１４
、オアゲート８−１５，８−１６，８−１７，８−１８
及びアンドゲート８−１９，８−２０，８−２１，８−
２２を介して音階指定データメモリ１２へ４ビツトパラ
レルデータとして供給される。第８Ｃ図に於ける前記オ
アゲート２２−２１の出力は前記オアゲート８−１にも
与えられる。又、このオアゲート２２−２１の出力をイ
ンバータ２０２６で反転した出力信号は第８Ｄ図に於け
るアンドゲート８−２３〜８−３５、第８Ｆ図に於ける
アンドゲート８−３６〜８−４９の一方入力端へゲート
禁止信号として供給される。更に、第８Ａ図に於けるオ
アゲートJヨ黷Uの出力信号は第８Ｄ図のアンドゲート８
−４８〜８−５３、第８Ｆ図のアンドゲート８−５４〜
８−５６及び前記アンドゲート８−４８の一方入力端へ
ゲート匍脚信号として供給される。即ち、前記オアゲー
トJヨ黷Uは第１８図に示した様にサステイン指示スイツ
チ６の非指示状態で且つフリツプフロツプJヨ黷Rのセツ
ト状態（キー無し状態）に於いて、第１８図ａの如くア
ンドゲート４−５から新キー有信号が出力されるとその
間（８μＳ時間）、第８Ｄ図に於けるアンドゲート８−
４８〜８−５３、第８Ｆ図に於けるアンドゲート８−５
４〜８−６６及びアンドゲート８−４８のゲート出力を
禁止し、各メモリ１０，１１，１３，１５，１６，１７
の記憶内容を全てクリアするように制御するものである
。これに対してオアゲート８−１は第１８図ｅの如く新
キー有信号により第８Ｃ図に於けるオアゲート２２−２
１からＫＯ信号が出力される為、この１ＩｔＳ期間はア
ンドゲート８−８〜８−１０及び８−１９〜８−２２は
ゲート開放状態にありオクターブ指定データメモリ９、
音階指定データメモリ１２のＫＯラインメモリに夫々新
たなオクターブ指定データ、音階指定データが書き込み
記憶されることになる。但し、オアゲート２２−２１の
出力をインバータ２２−２６で反転した信号がアンドゲ
ート８−２３〜８−２５及び８３２〜８−３５にゲート
禁止信号として印加される為以前に記憶されていたＫＯ
ラインメモリの内容はクリアされる。然し乍ら、第８Ａ
図に於ける前記サステイン指示スイツチ６が操作されて
いる場合には一度記憶された各メモリの内容はクリアさ
れることはないが第８Ａ図に於けるフリツプフロップJ
ヨ黷Rがりセツト状態であるキー有状態で、更に９個以
上の演奏操作キーが操作された場合にはオクターブ指定
データメモリ９、音階指定データメモリ１２の最初に記
憶されたラインメモリＫＯには９個目の演奏操作キーに
対応するオクターブ指定データ、音階指定データが記憶
され、以前の記憶内容はタリアされることになる。以下
順次Ｋｌ，ｋ２・・・・・・のラインメモリには新たな
演奏操作キーに対応するデータが記憶されていくように
なる。ここで、第８Ｄ図及び第８Ｆ図に於いて、音高ク
ロツク周波数信号の作成について説明する。

この音高クロツク周波数信号は前記オクターブ指定デー
タメモリ９及び音階指定データメモＩ川２に設定された
大々オタターブ指定データ及び音階指定データに基づい
て作成されるものである。オクターブ指定データメモリ
９に設定された８ビツトのオクターブ指定データは最終
ラインメモリから出力される毎にデコーダ３８−１でデ
コードされ、オクターブ順次に１，２，３，４，５，６
，７の出力のうちの１つに出力信号を発生するようにな
る。そして、第１オクターブから第５オクターブ迄は直
接に、又第６オクターブ及び第７オクターブはオアゲー
ト３８−２を介して１ビツトシフトアツプ回路３８−３
に与えられる。このｌビツトシフトアツプ回路３８−３
は後述するオクターブチエンジ指令がある時にのみ動作
するものであり、通常はシフト動作は行われない。従つ
て、デコーダ３８−１の各出力は１ビツトシフトアツプ
回路３８−３を介してアダー３９−１に印加され、オク
ターブビツトメモ１川０の対応するラインメモリの記憶
内容との加算動作が行われる。即ち、オクターブビツト
メモＩ川０の最終ラインメモリの記憶内容は、デコーダ
３８−１に対応する第６表に示した加算数との加算動作
が１サイクル（８μｓ）毎に行われ、その加算結果は先
頭ラインメモリにアンドゲート８−２６〜８−３０及び
８４８〜８−５２を介して循環記憶されるものである。
従つて、アダー３８−１からのキヤリ一信号の発生は指
定されたオクターブによつて異なり、第６表に示した如
く、第１オクターブから第５オクターブ迄順に、３２サ
イクル毎、１６サイクル毎、８サイクル毎、４サイクル
毎、２サイクル毎に得られる。

これを更に周期Ｔｆｂ、周波数で表わすと．同じく第６
表に示した如くになる。又、第６表からも解る様に第６
オクターブ、第７オクターブに対応するデコーダ３８−
１の出力はオアゲート３８−２に印加さ瓢アダー３９−
１を介さずに、８μｓ（１サイクノ（ハ）毎のキヤリ一
信号としてア．ダ一３９−１からのキヤリ一信号と共に
オアゲート３９−２に直接供給される。即ち、このオア
ゲート３９−１からの出力信号が前記オクターブ基準ク
ロツク周波数信号となるものである。一方、音階指定デ
ータメモリ１２の最終ラインメモリか・ら出力される音
階指定データの各ビツト出力は音階デコーダ４０に供給
され、ここで各音階に対応して１２音階の１つの出力を
得るようになり、夫大の出力ラインは音階クロツク選択
回路４１に供給される。前記オアゲート３８−２からの
７つのオクターブの夫々に相当する第６表に示したキヤ
リ一信号に対するオクターブ基準クロツク周波数信号は
アンドゲート４６−１，４６−２及びインバータ４６−
３を介してアンドゲート４６−４の一方入力端に印加さ
れる。そして、このアンドゲート４６−１から前記オク
ターブ基準クロツク周波数信号が出力される毎に第８Ｇ
図に於けるアダー４４に＋ｌ加算されるようになる。第
８Ｆ図に於けるアドレスメモリ１８は６ビツトで６４ス
テツプ計数値を記憶できるラインメモリを８本有し、犬
々のラインメモリは第４図に示した波形の１サイクルの
ステツプ数を記憶してなるものである。

このアドレスメモリ１３の最終ラインメモリの６ビツト
出力はダイレクトに、又インバータ４２−１〜４２−６
を介してアンドゲート機能を有するアドレスステツプ計
数値検出回路４２のマトリツクス回路４２−７及びステ
ツプ数検出マトリツク回路４３に供給される。このマト
リツクス回路４３は６本の出力ラインａ１〜Ａ６を有し
、アンドゲート機能として組み込まれ、その出力ライン
は休止クロツク数作成マトリツタス回路４５に印加され
、ここで音階デコーダ４０で指定された音階毎に前記ア
ンドゲート３８−２から出力されるオクターブ基準クロ
ツク周波数信号を何発休止させるかの作成が行われる。
即ち、アドレスメモリ１３の１つのラインメモリの６４
ステツプ計数記憶の間の音階に相当する周波数信号を得
るように前記アンドゲート４６−１を匍脚するよう（こ
なる。ここで、マトリツクス回路４３、休止クロツク数
作成マトリツクス回路４５の基本的な動作原理について
説明する。第８Ｆ図のステツプ数検出マトリツクス回路
４３はアドレスメモ１川３の１つのラインメモリに計数
記憶される６４ステツプ計数迄の間に、出力ラインａ１
には３２発、Ａ２には１６発、Ａ３には８発、Ａ４には
４発、Ａ５には２発、Ａ６には１発のクロツク信号が出
力されるように構成されるもので、第１９図はその原理
的な説明を示したものである。即ち、第１９図に於いて
、今、アドレスメモリ１３の１つのラインメモリのみを
考え、第１９図ａの計数パルスを計数してアドレスメモ
リの６ビツト出力から第１９図ｂの如く計数記臆状態を
得たものとするとステツプ数検出マトリツクス回路４３
の出力ラインａｌ〜Ａ６には１サイクル（６４ステツプ
）中に第１９図ｃの如くの数のクロツク信号が得られる
。そして、このステツプ数検出マトリツクス回路４３の
出力ラインａｌ〜Ａ６を組み合わせることによつて前記
休止クロツク数マトリツクス回路４５で音階毎の休止ク
ロツク数を決定するようにするものである。即ち、今、
パル入発生器２からの基準周波数をＦＢ（＝１０００Ｋ
Ｈｚ）とすると周期は以下の如くなる。ＴｆＢ＝ｌ／Ｆ
Ｂ＝ｌ／１０００ＫＨｚ＝１μＳ従つてＦａ＝ＦＢ／８
μｓ＝１０００ＫＨｚ／８μｓ＝１２５ＫＨｚＴｆａ＝
ｌ／Ｆａ＝１／１２５ＫＩＩｚ二８μＳ但し、Ｆａ：ア
ドレスメモＩ川３のシフト１循の周波数Ｔｆａ：Ｆａの
周期 となる。

又、波形の１サイクルのステツプ数をｎ（＝６４ステツ
プ）とするとＴｘ＝Ｔｆｂ（ｎ＋α）＝Ｔｆｂ（６４＋
α）但し、Ｔｆｂ：オクターブ基準クロツク周波数の周
期（オアゲート３９−２の出力） Ｔｘ：各音階の周期 α ：補正値（休止クロツク数） ．゜．Ｆｘ：１／Ｔｘ Ｆｘ：音階周波数 となる。

又、各オクターブ共各音階間の周波数比は１２Ｖｉの関
係にあり、従つて１つのオクターブについての補正値を
求めればよく、結局各音階毎の休止クロツク数（補正値
α）は第２０図に表に示した値になり、これに基づいて
、第８Ｄ図の休止クロツク数作成マトリツクス回路４５
の１２本の出力ラインＸ１〜Ｘｌ２に第１９図ｄの如く
音階に対応した休止クロツク数が得られるようにオアゲ
ート機能を有するマトリツクス回路にて選択設定すれば
よいものである。尚、第２０図に於いて、ＦＸｌ〜ＦＸ
６は本回路構成による音階周波数で、実周波数は実際の
音階周波数である。即ち、音階デコーダ４０に対応して
選択回路４１で出力ラインＸ１〜Ｘｌ２の１つを選択し
てオア出力ライン４１−１に前記休止クロツク数を供給
するようになる。そして、この音階に対応する休止クロ
ツク数はアンドゲート４６−５、インバータ４６−６を
介して前記アンドゲート４６−１にゲート出力禁止信号
として印加される。又、このアンドゲート４６−５には
前述した音高クロツク数匍脚用のＦａメモリ１１の最終
ラインメモリの出力信号がインバータ４６−７を介して
与えられる。このＦａメモリ１１の出力信号はアンドゲ
ート４６−４にも直接供給されてなる。これらアンドゲ
ート４６−２，４６−４の出力はオアゲート４６−８、
アンドゲート８−３１，８−５３を介してＦａメモリ１
１の先頭ラインメモリに制御信号として供給される。第
８Ｆ図に於けるアンドゲート４８−１，４８２の一方入
力端にはアドレスメモリ１３の最終ラインメモリから出
力される「０」計数値検出信号が印加され、他方入力端
には夫々第８Ｅ図に於一 − １
− １けるビブラートを与える十石指示信号
、−ｍ指示信号が供給される。即ち、アンドゲート４８
１の出力は第８Ｄ図に於ける前記音階クロツク選択回路
４１のオア出力ライン４１−１に、又アンドゲート４８
−２の出力はオアゲート４８−３を介して前記ステツプ
数検出マトリツクス回路４３の出力ラインａ１に結合さ
れるように成し、アンドゲート４８−１ではアドレスス
テツプの「０」検出状態時に正規の音階周波数に対して
無条件にし発多くクロツクを供給し周波数をわずかに速
くし、又逆にアンドゲート４８−２では正規の音階周波
数に対して無条件にｌ発多くクロツクを抜き周波数をわ
ずかに遅くするようにし、ビブラートをかけるように動
作させるものである。この様にして作成されるアンドゲ
ート４６−１から出力される音高クロツク周波数信号は
アドレスメモリ１３のラインメモリに対してアダー４４
で＋１加算され、その出力Ｓｌ９Ｓ２ツＳ４ルＳ８｝Ｓ
ｌ６ＰＳ，２、はアンドゲート８−３６〜８−４１及び
８５６〜８−６１を介して先頭ラインメモリに循環記憶
されるようになる。勿論、この様な制御は各メモリの対
応するラインメモリ毎に行われるものである。第８Ｆ図
に於ける前記アドレスステツプ計数値検出回路４２のマ
トリツクス回路４２−７での「３０」ステツプ計数値検
出信号はアンドゲート４９−１の一方入力端に、「０」
及び「３３」ステツプ計数値検出信号はアンドゲート４
９−２の一方入力端に、又この「０」及び「３２」ステ
ツプ計数値検出信号をインバータ４９−３で反転した信
号はアンドゲート４９−４の第１入力端に供給される。

アンドゲート４９−４の第２入力端には比較回路４７か
らの一致検知信号が、アンドゲート４９−５及び４９−
６の一方入力端には比較回路４７からの前後半一致前検
知信号が供給される。そして、これらアンドゲート４９
−１，４９２，４９−４，４９−５の他方入力端には、
インバータ４２−６の出力信号及び第８Ｄ図に於けるデ
コーダ３８−１からの第７オクターブの出力信号が供給
されているオアゲート４９−７の出力が結合され、アン
ドゲート４９−６の他方人力端にはオアゲート４９−７
の出力をインバータ４９８で反転した出力が結合される
。即ち、アンドゲート４９−１，４９−２，４９−４，
４９−５，４９−６の各出力からは大々「３０」検知信
号、「０」検知信号、一致検知信号、前後半一致前検知
信号を出力し、加算制御回路５０に供給される。第８Ａ
図に於けるマトリツタス回路１−５で得られるＫＯ′，
Ｋ１′，Ｋ２′，Ｋ３、信号は第５図、第６図に於ける
対応するアンドゲートに供給される。そして、オアゲー
ト３１−２６と３１−２７はデコーダ３１−７２に供給
され第７表の如くデコーダ出力を得る。オアゲート３１
−２８と３１−２９はデコーダ３１−７３に与えられ、
第８表の如くのデコーダ出力を、又、オアゲート３１−
３０と３１−３１はデコーダ３１−７４に与えられ第９
表に示す如くのデコーダ出力を得るようになる。デコー
ダ３１−７２の「０」出力はアタツク「０］信として取
り出され、「１」出力、「２」出力、［３］出力は夫々
アンドゲート３１−７５，３１−７６，３１−JモVの一
方入力端に、デコーダ３１−７３の「０」出力、「ｌ」
出力、「２」出力、「３］出力は犬々アンドゲート３１
−７８，３１−７９，３１−８０，３１−８１の一方入
力端に、又、デコーダ３１−７４の「Ｏ］出力、「１」
出力、「２」出力、「３」出力は犬々アンドゲート３１
−８２，３１−８３，３１−８４，３１−８５の一方入
力端に接続される。３７は時間測定回路で１８ビツトか
らなるバイナリカウンタで構成され８μＳ周期信号を計
数するものである。

図中に於いてバイナリカウンタ３７の各段に示した数字
はバイナリ計数に伴う概略的な周期時間を示したもので
ある（実測値とは一部異なる）。３１−８６〜３１−９
２はデイレードフリツプフロツプ（ＤＦＦと呼ぶ）でＤ
端子には常時「１」信号が与えられ、Ｃ端子には犬々バ
イナリカウンタの２ｍｓ，１６ｍｓ，３２ｍｓ，６４ｍ
ｓ，１２８ｍｓ，２５６ｍｓ，５１２ｍｓの計測時間に
対応するビツト段の出力が供給され、更に、これらＤＦ
Ｆは１６ｍｓの計測時間に対応する初段からの出力でり
セツトされるようになつている。

従つて、ＤＦＦ３ｌ−８６〜３１−９２のＱ側出力から
は８μｓ幅のワンシヨツトのクロツク信号が出力される
ようになり、ＤＦＦ３ｌ−８６は仕上りクロツク信号φ
Ｓとして取り出される。ＤＦＦ３ｌ−８７のＱ側出力は
前記アンドゲート３１−７５の他方入力端に、ＤＦＦ３
ｌ−８８はアンドゲート３１７６へ、ＤＦＦ３ｌ−８９
はアンドゲート３１７７と３１−７８へ、ＤＦＦ３ｌ−
９０はアンドゲート３１−７９へ、ＤＦＦ３ｌ−９１は
アンドゲート３１−８０，ＤＦＦ３１−９２はアンドゲ
ート３１−８１の犬々の他方人力端へ供給される。又、
アンドゲート３１−８２〜３１−８５の他方入力端には
バイナリカウンタの２５６ｍｓ，５１２ｍｓ，１ｓ，２
ｓの計測時間に対応するビツト段の出力が夫々印加され
てなる。従つて、アンドゲート３１−７５〜３１−Jモ
Vの出力はオアゲート３１９３に供給され音色設定用Ｒ
ＯＭ２６で指定されたデコーダ３１−７２の出力に対応
するアタツタクロツク信号φＡを得るようになり、アン
ドゲート３１−７８〜３１−８１の出力はオアゲート３
１−９４に供給されＲＯＭ２６で指定されたデコーダ３
１−７３の出力に対応するリリースクロツク信号φＲを
、又、アンドゲート３１−９５に供給されＲＯＭ２６で
指定されたデコーダ３１ー７４の出力に対応する周期ク
ロツク信号φＴを得るようになる。これらアタツククロ
ツク信号φＡ、リリースクロツク信号φＲ、周期クロツ
ク信号φＴの周期はデコーダ出力に対応して第７表、第
８表第９表に示した如くになるものである。前記オアゲ
ート３１−６４は隣接するラインメモリの音量エンベロ
ープの立上りにデイレイ時間ｔを設けるか否かを指示す
るＲＯＭ２６からの立上り差有指令によつて出力される
もので、指令がない時にはインバータ３１−９６から出
力信号が生じることになる。オアゲート３１−６５，３
１６６，３１−６７はＲＯＭ２６からの波形指令に応じ
て出力されるもので、更に、オアゲート３１−６６，３
１−６７の各出力及びそれら出力をインバータ３１−９
７，３１−９８で反転した出力は３種類の波形指令を得
る波形指令マトリツクス回路３１−９９に供給され、こ
こから第１０表に示す様に鋸三角波、矩形波、鋸歯状波
（三斥矩形の指令が共にない場合）の指令信号を発生す
るようになる。（第１０表参照）前記オアゲート３１−
６８，３１−６９の出力は犬々アンドゲート３１−１０
０，３１−１０１の一方人力端に供給され、他方入力端
には第８Ｆ図に於けるＦｂメモ１川４からの出力が供給
される。

アンドゲート３１−１００の出力はオアゲ一卜３１−１
０２を介してーー指示信号のビブラート指令信号として
前述した第８Ｆ図のアンドゲート４８−２に与えられる
。

アンドゲート３１−１０２からはオクターブチエンジ信
号として前述した第８Ｄ図に於ける１ビツトシフトアツ
プ回路３８−３に＋ｌ指令信号として供給される。オア
ゲート３１−７１の出力は＋−指示信号として第８Ｆ図
における前記アンドゲート３７１へ、又、オアゲート３
１−７０の出力は−一ゝ
６４指示信号としてオアゲート３１−１０２を
介して前記アンドゲート４８−２へ供給される。即ち、
２重奏、４重奏の場合には演奏操作キー群３の１つのキ
ー操作に対してラインメモリを複数、２重奏では２つ、
４重奏では４つを使用するものである。この２重奏の場
合の各ラインメモリＫ。−Ｋ７に対する楽音１，，，の
対応設定、重奏微差の指令によるビブラート変化、重奏
オクターブ指令によるオタターブ組み合わせ及び立上り
差有無指令による立上りデイレイｔの指令はＲＯＭ２６
からの指令によつて行われるものである。

前記ＲＯＭ２６より立上り差無指令が供給されていない
時にはインバータ３１−９６からの立上り差無し信号が
第８Ｆ図に於けるアンドゲート８６９に印加されており
、又、このアンドゲート月一一６９には第８Ｂ図に於け
るアンドゲート４一５からの新キー有信号、第８Ｃ図に
於けるオアゲート２２−２１からの出力信号も印加され
るようになつている。

従つて、このアンドゲート８−６９は演奏操作キー群３
の１つのキーが操作されると、その操作キーのタイミン
グ順にオアゲート８−７０を介してＦｄメモ１川７の各
ラインメモリに順次「１」信号を書き込む様になる。勿
論、２重奏、４重奏の指令がある場合には１つのキー操
作に対して複数ラインメモリの指定が行われるのである
。そして、Ｆｄメモリ１７に書き込まれた「１」信号は
オアゲート３９−１、アンドゲートＪ工４８、オアゲー
ト８−７０を介して循環記・ｌ意さベエンベロープメモ
リ１５に対する作動中のラインメモリを指示することに
なる。一方、ＲＯＭ２６より前記立上り差有指令が与え
られている時にはデイレイ指示信号が第８Ｆ図に於ける
アンドゲート８７１に印加され、アンドゲート８−６９
の出力は禁止される。このアンドゲート８−７１には更
に第８Ｂ図に於けるアンドゲート４−５からの新キー有
信号、第８Ａ図に於けるアンドゲート１１０から出力さ
れるＫＯ信号も印加される。従つて、このアンドゲート
８−７１は演奏操作キーが操作されるとＫ。信号によつ
て１μｓのみ出力されオアゲート８−７０を介してＦｄ
メモ１月７に「ｌ」信号が書き込まれ同様に循環記憶さ
れる。そしてこのＦｄメモＩ川７に書き込まれた「１」
信号は最終ラインメモリより１μｓの遅延を行う遅延回
路５１−２に印加され、その出力はアンドゲート５１−
３に与えられる。アンドゲート５１３にはＦｄメモ！川
７の最終ラインメモリからの出力信号をインバータ５１
−４で反転した信号及び第８Ｄ図に於けるオクターブ指
定データメモリ９の３ビツト出力がオアゲート５１−５
を介して印加され、更に、前記した第８Ｅ図に於けるＤ
ＦＦ３ｌ−８６からの立上りクロツク信号φＳが印加さ
れている。このアンドゲート５１−３は、Ｆｄメモリ１
７のＫＯラインメモリに［１」信号があり次のラインメ
モリｋ１に「１」信号がない状態で前記立上りクロツク
信号φＳを出力し、オアゲート５１−６を介してアダー
５２に＋１加算信号として供給するものである。この場
合、エンベロープメモリ１５のラインメモリｋ１は、Ｆ
ｄメモＩ川７の対応するラインメモリｋ１にまだ「１」
信号が書き込まれていない為に後述するアンドゲ一卜５
１−７のゲートは開かれず、従つてエンベローブメモリ
１５のラインメモリｋ１にはエンベローブ値の計数値が
記憶されない。即ち、この状態ではこのエンベローブメ
モリ１５のラインメモリｋ１は立上り時間差ｔを求める
為に立上りクロツク信号φＳを計数するアダー５２の出
力の計数値記憶用として使用されるのである。そして、
このアダー５２で立上りクロツク信号を１サイクル（８
μｓ）毎に連続して加算し、その出力よりキヤリ一信号
が出力されると、そのキヤリ一信号はオアゲート５１−
１を介してラインメモリｋ１に「１」信号として書き込
まれるようになる。即ち、このアダー５２からキヤリ信
号が出力される迄の時間がラインメモリＫＯの次のライ
ンメモリｋｌのエンベローブの立上り遅延時間ｔとなる
もので、この場合、遅延時間ｔは約３０ｍｓとなるもの
である。この様にして、重奏指令の場合であつてＲＯＭ
２６より立上り差有指示されている時には、ＦｄメモＩ
月７の各ラインメモリには直ちに「ｌ」信号が書き込ま
れるのではなく、遅延時間ｔの後：に書き込まれるので
ある。特にＲＯＭ２６より４重奏指令γの場合ｌこはＦ
ｄメモリ１７のラインメモリＫＯに対してラインメモリ
ｋ１にはｔ時間後、Ｋ２には２ｔ時間後、Ｋ３には３ｔ
時間後に順次ｔ時間遅れて書き込まれるようになる。こ
の様にしてエンベローブメモリ１５に対しての作動中の
ラインメモリがＦｄメモリ１７に書き込まれ、このＦｄ
メモリ１７の出力は更に、アンドゲート５１−７，５１
−８及び後述する加算値決定回路５４のアンドゲート５
４−１にも供述さ，れる。

一方、第８Ｅ図に於けるオアゲート３１９３，３１−９
４から出力される夫々アタツククロツク信号φＡ、リリ
ースクロツク信号φＲは第８Ｆ図に於けるアンドゲート
８−７２，８−７３の一方入力端に供給される。アンド
ゲート８７２には更に第８Ｅ図に於けるアタツク「０」
信号をインバータ８−７４で反転した信号及び後述する
Ｆｅメモリ１８の出力が供給されるオアゲート５１−９
の出力信号をインバータ８−７５で反転した出力信号も
供給され、従つて、このアンドゲート８−７２は第３図
で示したエンベローブのアタツク状態で且つアタツク「
０」でないアタツク時間を必要とする時に前記アタツク
クロツク信号φＡを出力するものである。又、アンドゲ
ート８−７３の他方入力端には前記オアゲート５１一９
の出力信号が供給される様になつており、従つて、この
アンドゲート８−７３は、第３図で示したリリース状態
ではリリースクロツク信号φＲを出力する様になる。こ
れらアンドゲート８−７２及び８−７３の出力はオアゲ
ート８−７６を介してＦｃメモＩ川６の最終ラインメモ
リの出力と共にオアゲート５１−１０に入力される。そ
して、このオアゲート５１−１０の出力はアンドゲート
５１−１１，５１−１２の一方入力端に印加される。ア
ンドゲート５１−１１の他方入力端には前記アドレスス
テツプ計数値検出回路４２で検出された波形の最終アド
レスステツプ値の「６３」計数値検出信号が印加され、
又アンドゲート５１１２にはこの「６３」計数値検出信
号をインバータ５１−１３で反転した信号が印加される
。アンドゲート３９−１２の出力（１アンドゲート８４
７，８−６７を介してＦｃメモリ１６に帰還．されるよ
うになる。即ち、アタツククロツク信号φＡ、リリース
クロツク信号φＲは波形の最終アドレスステツプ値に同
期し且つＦｄメモリ１７に記憶指定されたラインメモリ
に対してのみアンドゲート５１−７を介して出力される
。前記Ｆｅメモリ１８は第３図に示したエンベローブの
アタツク状態かリース状態を記憶するもので、アタツク
状態では「０」、リリース状態では「１」が書き込み記
憶されるもので、初期時にはアタツク状態で「０」が書
き込まれている。Ｆｅメモｌ川８の出力はオアゲート５
１−９、インバータ５１１４を介して前記アンドゲート
５１−８及び５１１５に印加されており、従つて、アタ
ツク状態ではアンドゲート５１−７から出力されるアタ
ツククロツク信号φＡがアンドゲート５１−１５、オア
ゲート５１−６を介してアダー５２に＋１加算信号とし
て供給される。このアダー５２は最大「１５］計数値（
２進数の「１１１１」）迄得られるもので、その４ビツ
ト加算出力はアンドゲート８−４３〜８−４６及び８−
６３〜８−６６を介してエンベローブメモｌ川５に循環
記憶されるようになる。エンベローブメモリ１５の４ビ
ツト出力（３エンベローブ値検出回路５３を介して加算
値決定回路５４及びアダー５２の対応する入力端に供給
されると共に比較回路４７に印加される。又、エンベロ
ーブメモリ１５の４ビツト出力は工ンベローブ値検出回
路５３のインバータ５３−１〜５３−４に結合され、こ
のエンベローブ値検出回路５３で最大計数値「１５」及
び「０」計数値を検出するようになる。従つて、アタツ
ククロツク信号φＡを加算しているアタツク状態でエン
ベローブ値が最大計数値「１５」になるとその検出信号
はオアゲート５１−９、アンドゲート８４９及びアンド
ゲート８−６８を介してＦｅメモ１川８にリリース状態
の「１」信号を書き込むと共にインバータ５１−４の出
力は「０］状態になり、アンドゲート５１−１５からの
アタツククロツク信号φＡ出力は禁止される。Ｆｅメモ
リ１８に「１」が書き込まれることによりアダー５２に
は（ハ）指令信号が供給されると共に今度はアンドゲー
ト８−７３からリリースクロツク信号φＲが出力される
様になる。このリリースクロツク信号φＲは更にオアゲ
ート８−７６，５１−１０、アンドゲート５１−１１、
アンドゲート５１−７，５１−１６、オアゲート５１−
６を介してアダー５２に供給されて第３図のエンベロー
ブは最大計数値「１５」より減算されるリリース状態に
おかれる。このアンドゲート５１−１６はリリース状態
の「０」計数状態によるインバータ５１−１７の出力に
より出力禁止状態になる。又、前記アンドゲート５１−
８に第８Ｅ図に於けるアタツク「０］指令信号も印加さ
れている。アタツク「０」指令信号はアタツク状態を必
要としないものであるため、アンドゲート５１−８の出
力によりアダー５２を直接最大計数値「１，５」に指定
するようにし直ちにリリース状態におくものである。こ
こで、再び第４図を用いて波形について説明する。

前記比較回路４７はエンベローブメモリ１５の４ビツト
出力値と前記アドレスメモＩ川３の中４ビツト即ち２，
４，８，１６ウエイトピツトの出力とを比較し、一致検
知信号及びアドレスステツプ数６４の前半（０〜３１）
、後半（３２〜６３）の前記一致検知信号の出力以前の
前後半一致前検知信号を出力するものである。即ち、第
１１表の比較表から解る様に、エンベローブメモｌ川５
の出力エンベローブ値が変わる毎にアドレスメモリ１３
の２，４，８，１６ビツトウエイト出力のアドレスステ
ツプ計数値との比較一致検知状態及び前後半一致前検知
状態が変化するもので、第４図の波形状態もアタツク状
態ではｄ→ａ方向へ、リリース状態ではａ−＋ｄ方向へ
と音量値も含んで変化する様になる。而して、第８Ｅ図
に於ける波形の固定指令信号、三角波指令信号、矩形波
指令信号は夫々第８Ｆ図に於ける加算制御回路５０に於
けるアンドゲート５０−１〜５０−３の一方入力端に供
給される。

このアンドゲート５０−１〜５０−３の他方入力端には
第８Ｂ図に於けるデコーダ３８−１の第７オクターブの
指令信号をインバータ５０−４で反転した出力信号が印
加されている。アンドゲート５０−１〜５０−３の出力
及びその出力をインバータ５０−５〜５０−７で反転し
た出力と共に波形決定マトリツクス回路５０−８に供給
される。従って、この波形決定マトリツクス回路５０−
８の組合わせ選択指定によつて第４図に於ける５種の波
形が得られることになる。即ち、波形決定マトリツクス
回路５０−８は第１２表に基づくものである。この第１
２表から解るように、例えば、鋸歯状波の浮動波形の指
定であれば、アドレスメモリ１３のラインメモリのアド
レスステツプ計数記憶値が「０」〜「３１」の前半で且
つ比較回路４７の前後半一致前検知信号では各ステツプ
毎に＋１信号を出力し、一致したならば−Ｅ指令信号と
してその計数値分だけ直ちに減算するようにすればよい
ものである。

そして、このマトリツクス回路５０−８の５つの出力ラ
インを選択的にオア結合することにより、ライン５０−
９に「Ｅ」信号、ライン５０−１０に「ｌ」信号、ライ
ン５０１１に「−」指令信号を取り出すようにする。但
し、この「Ｅ」とは波形制御回路４９のアンドゲート４
９−１，４９−２，４９−４の出力時のエンベローブメ
モｌ川５のエンベローブ値を示すものである。［Ｅ」信
号は前記加算値決定回路５４のアンドゲート５４−２〜
５４−５に印加され、「１」信号はアンドゲート５４−
６に、（へ）指令信号は第８Ｇ図に於ける出力波形計数
回路であるアダー５５及び４ピットバイナリのアツプダ
ウンカウンタ５６−１に供給される。更に、アンドゲー
ト５４−２〜５４−５には夫夫エンベローブメモ１川５
の４ビツトパラレル出力が結合されるものである。

そして、アンドゲート５４−２〜５４−５の出力は第８
Ｇ図に於けるアダー５５のＢｌ，Ｂ２，Ｂ３，Ｂ４の入
力端に夫々供給され、又、５４−６の出力は第８Ｇ図に
於けるアダー５５のＢ。入力端に供給される。尚、第８
Ｄ図に於けるデコーダ３８−１から出力される第７オク
ターブの指令信号では加算匍脚回路５０のアンドゲート
５０−１，５０−２，５０−３の出力は禁止される為、
第４図に於ける鋸歯状波の浮動波形のみが得られるよう
になつている。

ここで周期時間の設定について説明する。

第８Ｆ図に於けるＦｂメモリ１４の出力はイクスクルー
シブオアゲート８−JモV，８−７８の一方入力端に供給
され、更にイクスクルーシブオアゲート８−７８の他方
入力端には第８Ｅ図に於ける周期クロツク信号φＴが供
給される。そしてこのイクスクルーシブオアゲート８−
７８の出力は前記アドレスステツプ計数値検出回路４２
での最終アドレスの「６３」計数値検出信号が印加され
るアンドゲート８−７９を介してイクスクルーシブオア
ゲート８−JモVの他方入力端に結合され、イクスクルー
シブオアゲート８−JモVの出力はアンドゲート８−４２
，８−６２を介してＦｂメモリ１４の入力側に結合され
てなる。即ち、ビブラート指令、オクターブチエンジ指
令、周期クロツク信号φＴの矩形波に対してアドレスメ
モＩ川３に於ける波形の最終アドレスステツプ値「６３
」の計数値検出信号に同期して変化されるようになる。
即ち、周期クロツク信号φＴの「０」信号状態、「１」
信号状態への変化に対する「６３」計数値検出信号に応
じてアンドゲート８−７６の出力は変化しＦｂメモｌ月
４のラインメモリへの書き込み状態が変わるものである
。第８Ｇ図に於けるアダー５５の出力はラツチ回路５６
−２を介して再びアダー５５の対応する入力端に帰還さ
れると共にこのラツチ回路５６−２の出力はＤ／Ａ変換
回路５７の１，２，４，８，１６のビツトウエイト人力
端に与えられる。

又、前記バイナリカウンタ５６−１はアダー５５からの
キヤリ一信号に応じ且つ第８Ｆ図における「一」指令信
号の有無によつてアツプダウン計数され、その４ビツト
出力はＤ／Ａ変換回路５７の３２，６４，１２８，２５
６のビツトウエイト入力端に供給される。このバイナリ
カウンタ５６１及びラツチ回路５６−２は第８Ｄ図に於
けるアンドゲート４６−１から出力される音高クロツク
周波数信号を受け、１μｓ周期信号によつて同期が取ら
れるＤＦＦ回路５６−３のＱ側出力信号に同期して出力
されるようになる。そして、前記Ｄ／Ａ変換回路５７の
アナログ出力信号はアンプ５８を介してスピーカ５９で
楽音の音高音として得られる様になる。次に上記実施例
のサンプル音発生の動作について説明する。

今、演奏に先立つて、音色選択指定入力装置３２のスイ
ツチを操作して、演奏者は好みの音色をセレクトするの
であるが、そのためにはまず、サンプル音指定スイツチ
２９をオンし、バイナリカウンタ３０から出力信号を取
り出す。

この状態で、音色選択指定入力装置３２のスイツチを操
作するとアドレスデコーダ３３により音色選択指定ＲＯ
Ｍ２６の対応するアドレスが指定され、あらかじめＲＯ
Ｍ２６内にプログラムされている前述したＭ−Ｔ，ａ−
ｐ及びＱ，ｒのアタツククロツクφＡ、リリースクロツ
クφＲ、デイレイ有無指示信号、波形指示信号、ビブラ
ート指示信号、重奏微差指示信号、重奏指示信号、音階
データ、オクターブデータ等が出力状態になる。また、
音色選択指定入力装置３２のスイツチ操作信号は同期回
路３４を介してアンドゲート３５より出力信号αとして
出力され、第８Ａ図に於けるオアゲートJヨ黷P，１−９
に与えられる。

従つて、前述した様にアンドゲート１−１０からＫ。信
号が出力され、このＫ。信号は第８Ｃ図に於けるオアゲ
ート２２−２１を介してオアゲート８１、第８Ｄ図に於
けるアンドゲート８−２〜８４，８−１１〜８−１３及
び８−６９に供給される。更にオアゲート８−１の出力
はアンドゲート８−８〜８−１０，８−１９〜８−２２
に印加される。これによつて、ＲＯＭ２６から出力され
る特定の音階データ、オクターブデータが夫々アンドゲ
ート２７−１〜２７−４及ひ２８−１〜２８−３を介し
て、更に夫々オアゲート２１−１〜２１−４及び２４−
１〜２４−３を介して音階指定データメモリ１２、オク
ターブ指定データメモリ９に書き込まれる。

そして、この音階データ、オタターブデータに基づいて
、クロツタ数匍脚回路４６のアンドゲート４６−１より
対応する音高クロツタ周波数信号が取り出される。一方
、音色制御回路３１からはＲＯＭ２６で設定されている
制御信号が夫々に対応する制御回路に印加されている為
、その匍脚に基づいて、音高クロツク周波数信号による
音色がサンプル音としてスピーカ５９より得られること
になる。尚、ＲＯＭ２６からの音色制御信号に基づく音
色作成の詳細な動作は後述する演奏キーによる場合と同
様に行われるので詳細は省略する。この様に、音色選択
指定入力装置３２のスイツチを次々に操作してサンプル
音を発生し、演奏者の好みの音色を選択するもので、こ
の楽音選択が終了したらサンプル音指示キー２９のオフ
によりバイナリカウンタ３０の出力を禁止し、アンドゲ
ート２７−１〜２７−４，２８−１〜２８３のゲートも
禁止し、オクターブデータ、音階データはＲＯＭ２６か
らは供給されなくなる。そして、演奏者は、今度は演奏
操作キー３を用いて曲の演奏を行う様になる。勿論この
曲の演奏は選択された前記音色によつて行われるのであ
る。今、Ｇ１に相当する演奏操作キーが操作されたもの
とすると、第３表から解る様に夫々のキーは８４ビツト
のシフトレジスタ４−１から出力されるタイミング信号
Ｔ，に同期してオアゲート出力ライン４−３に取り出さ
れる。そのタイミング信号Ｔ，はシフトレジスタ４−４
に入力されると共にアンドゲート４−５にも印加され、
第４表に示した如く、このアンドゲート４−５から第１
４図ｃの如く８μｓ幅のワンシヨツト信号が新キー有信
号として出力され第８Ｂ図に於ける各種制御信号作成回
路１のオアゲート１−９を介してアンドゲート１−１０
に供給される。一方、シフトレジスタ１一１１にはアン
ドゲート１−５から出力される第１４図ｅに示した如く
Ｋｄ信号がアンドゲート１８、オアゲート１−１５を介
して入力され、その出力Ｐ８からはこのＫｄ信号がシフ
ト出力されている。従つて第１５図に示した説明からも
解る様に、アンドゲーカ一１０からは、シフトレジスタ
１−１１の出力Ｐ８から出力される第１４図ｍに示した
Ｋｄ信号が第１４図ｎの如く１μｓ幅のＫ。信号として
最初に出力される。即ち、このアンドゲート１−１０か
ら出力されるＫＯ信号に同期した出力信号が前期オクタ
ーブ指定データメモリ９、音階指定データメモリ１２及
び第８Ｆ図に於けるＦｄメモリ１７の基準第１ラインメ
モリＫＯをタイミング入力指定することになる。ここで
、第７図に於ける重奏オクターブ指令はａ指令にある所
謂重奏指定やオクターブ組合わせ指定がなく且つ正規の
オクターブ状態であるとする。従つて、前記アンドゲー
ト１−１０からの出力信号は第８Ｃ図に於ける補正オク
ターブ作成回路２２のアンドゲート２２−１、オアゲー
ト２２−１７、オアゲート２２−２１を介してオアゲー
ト８−１、第８Ｄ図に於けるオクターブ指定データメモ
リ９のオクターブ指定データ入力ゲート８−２〜８４及
び音階指定データメモリ１２の音階指定データ入力ゲー
ト８−１１〜８−１４に供給される。又、第８Ｃ図に於
けるオアゲート８−１からの出力信号は第８Ｄ図に於け
る前記オクターブ、音階．指定データメモ．り９，１２
の入力匍卿用ゲート８−８〜８−１０及び８−１９〜８
−２２に与えられる。この為、第８Ａ図に於けるアンド
ゲート１−１０から出力される前記Ｋ。信号に同期した
出力信号の発生時のＧ１キーに相当する第８Ａ図１こ於
けるオクターブカウンタ５−３、音階カウンタ５−１の
夫夫のデータ「１００」，「０００１」が音高情報とし
て第８Ｃ図の夫々アダー２５、補正音階データ作成回路
１９に供給されることになる。そして、譬０この場合重
奏オクターブ指定が無く補正オクターブ作成回路２２、
補正音階作成回路１９での補正は行われない為に、オク
ターブカウンタ５−３からのオクターブデータ「１００
」は前記アダー２５を介してそのまま第８Ｄ図に於ける
アンドゲート８−２〜８−４、オアゲート８−５〜８−
７、アンドゲート８−９〜８−１０を介してオクターブ
指定データメモリ９の第１ラインメモリＫ。

に入力され、音階カウンタ５−１からの音階データ「０
００１」はそのまま補正音階データ作成回路１９のアン
ドゲート１９−６〜１９−９、オアゲート１９−２６〜
１９−２９、アンドゲート２０一１〜２０−４、オアゲ
ート２１−１〜２１−４、第８Ｄ図に於けるアンドゲー
ト８−１１〜８一１４、オアゲート８−１５〜８−１８
、アンドゲート８−１９〜８−２２を順次介して音階指
定データメモリ１２の第１ラインメモリＫＯに入力され
ることになる。又、第８Ａ図に於ける前記アンドゲート
１−１０から出力信号が得られることにより第１４図０
に示した如くシフトレジスタ１１３のＫ１信号がオアゲ
ート出力１−１６、オアゲート１−１５を介して第１４
図ｆの如くシフトレジスタ１−１２に入力される。この
場合、新キー有信号によりインバータ１−１１を介して
アンドゲート１−６が禁止される為、シフトレジスタ１
−１１の出力Ｐ８からのＫｄ信号の帰還は行われず、従
つて第１４図ｆに示した如く第１ラインメモリＫＯの指
定タイミングより１μｓ遅れた次の第２ラインメモリｋ
１の指定に同期したタイミング信号が入力され、循環保
持されることなる。又、第８Ｂ図に於ける前記演奏操作
キー３のＧ１キーの操作によりオアゲート４−３から出
力されるＴ９のタイミング信号は第８Ａ図に於ける遅延
回路７一２を介して８μＳ遅延後にキー無し検出用のカ
ウンタJヨ黷Sをクリアすると共にＳ−Ｒフリツプフロツ
プJヨ黷Rをりセツトする。従つて、このフリツプフロツ
プJヨ黷RのＱ側出力よりキー有信号が出力され、オアゲ
ートJヨ黷Tを介して第８Ｄ図に於けるオクターブビツト
メモリ１０，Ｆａメモリ１１．第４Ｆ図に於けるアドレ
スメモリ１３，Ｆｂメモ１川４、エンベローブメモｌ川
５，Ｆｃメモ１川６，Ｆｅメモリ１８の入力匍脚用のア
ンドゲート８−５０〜８−６８及び第８Ｆ図に於けるＦ
ｄメモリ１７の循環制御用アンドゲート８−４８に供給
され、大々メモリ１０，１１，１３，１５，１６，１７
は循環可能状態とされる。而して、第８Ｄ図に於けるオ
クターブ指定データメモリ９の第１ラインメモリＫＯに
書き込まれたＧ１キーに相当するオクターブ指定データ
「１００」は１サイクル（８μｓ）毎に第１オクターブ
指令信号としてデコーダ３８−１の「１」出力より発生
される。従つて、第６表に示した如く、このオクターブ
指令信号は１サイクル（８μｓ）毎にアダー３９−１に
＋１加算指令として与えられることになり、このアダー
３９−１からＴｆｂｌ（２５６μｓ）毎にキヤリ一信号
が出力される。そして、アダー３９−１から出力される
キヤリ一信号であるオクターブ基準クロツク周波数信号
（周波数３９０６．２５Ｈｚ）は音階指定データメモリ
１２の第１ラインメモリＫＯに書き込まれた音階指定デ
ータ「０００１］に基づき第２０図に示したＦｘｌ（４
８．８２８）Ｈｚの音高クロツク周波数信号がアンドゲ
ート４６−１から出力される様になり、第８Ｇ図に於け
るアダー４４に＋ｌ加算されることになる。従つて、第
８Ｆ図のアドレスメモリ１３の第１ラインメモリＫＯに
はこの音高クロツク周波数信号（Ｆｘｌ）に基づきアダ
ー４４で加算された加算結果が逐次波形の１サイクル（
６４ステツプ）のアドレスステツプとして記憶される。
この様にしてアドレスメモリ１３のラインメモリＫＯに
記憶される波形のアドレスステツプ値はステツプ計数値
検出回路４２に与えられる。

オアゲート４９−７を介してインバータ４２−６の出．
力から波形の前半（０〜３１ステツプ）検知信号が供給
されているアンドゲート４９−５は比較回路４７の前半
一致前検知信号を出力し加算制御回路５０のマトリツク
ス回路５０−８に印加する。一方、第８Ｅ図に於けるＲ
ＯＭ２６からの指令が．鋸歯状波の浮動の波形指示状態
であるとすると加算制御回路５０のインバータ５０−５
，５０−６，５０−７が「ｌ」出力状態にある。従つて
、マトリツクス回路５０−８の出力からはアンドゲート
４９−５の出力時に＋１信号が出力されオアゲート出力
ライン５０−１０より「１」信号がアンドゲート５４−
６に供給される。そしてアンドゲート４９−４から一致
検知信号が出力されるとマトリツクス回路５０−８の出
力から−Ｅ信号が発生υＵ） 身 さベォァゲート出力ライン５０−９に［Ｅ」信号、オア
ゲート出力ライン５０−１１に（ニ）指令信号を出力す
る様になる。

Ｅ信号はアンドゲート５４−２〜５４−５に、（ハ）指
令信号は第８Ｇ図に於けるアダー５５及びアツプダウン
カウンタ５６−１に減算指令として与えられる。従つて
、第４図及び第１１２表の説明から解る様に、アドレス
メモ１川３とエンベローブメモリ１５とを比較回路４７
での一致検知信号出力以前にはアンドゲート５４−１の
出力に同期してアダー５５で＋１加算され、一致検知信
号によつてその時点での加算結果値を−減算することに
よつて鋸歯状波の浮動の波形が音量値も含んで取り出す
ことが出来る。この様にメモリ９〜１８は大々ライン毎
にＲＯＭ２６で設定されている波形、エンベローブ、音
高に基づいて独立的に制御される。そして、演奏操作キ
ーの操作によつてキーを離しても、指定された・ライン
メモリに対する音高音は大々アタツク状態からリリース
状態の終了即ち音量減衰曲線が零になる迄エンベローブ
に従つて最後迄持続して発生が保持されるものである。
而して、演奏以前に選択された音色に基づく曲の演奏途
中で、音色を変えたい場合には、サンプル音指スイツチ
２９を操作せずに単に音色選択指定入力装置３２の異な
るスイツチを操作することにより音色選択設定用ＲＯＭ
２６からの音色ＴＯｌ卿信号を変えることができる。又
、重奏指令の場合にはＲＯＭ２６よりｑ（２重奏），ｒ
（４重奏）の指令が第８Ａ図の犬々インバータ１−１９
，１−１８を介してマトリツタ回路１−１７に供給され
、ラインメモリを２つ若しくは４つ同時に指令する様に
なり、各ラインメモリに対してＲＯＭ２６からの音色制
御信号が供給されるようにするものである。尚、上記実
施例では音色選択指定入力装置３２のスイツチをタツチ
スイツチとしたが、これに限定されるものではなく押ボ
タンスイツチ等その他のスイツチを用いることができる
。

また、これらのスイツチの数も任意であり、好ましくは
これらスイツチ群の配列を弦楽器系、打楽器系、管楽器
系等を夫々区別して同列に若しくは同色等わかりやすい
配列状態にするのが最適である。又、同系楽器別に限ら
ず、音色別や、数字符号を付す等して種々の方法で配置
すればよいものである。更に、音色選択指定人力装置３
２は演奏操作キ一３の一部を用いて切替え−１Ｃ．よつ
て兼用してもよいものである。又、ＲＯＭ２６に全ての
指令を設定したが、必要に応じて外部スイツチ指令とし
てよい。要は本実施例に限定されることなく本発明の要
旨を逸脱しない範囲で種々変更可能なことはもちろんで
ある。

以上詳述した如く、本発明によれば、複数の音色の中か
ら例えばタツチスイツチ等からなる音色指定操作手段に
より所望の音色を選択指定することのできる電子楽器に
おいて、音色が指定される際そのサンプル音を発生させ
るようにしたから、多数の音色指定スイツチを有する場
合や、特に音色の種類が自然楽器の音色以外にその電子
楽器特有の多くの種類を有している場合、サンプル音が
聞こえるので簡単に好みの音色を選択することが可能と
なり、音色選択作業が非常にスムーズに行なえる。

【図面の簡単な説明】

第１図は本発明の一実施例の全体構成図、第２図は第１
図の音色選択部分を示す図、第３図は第１図のエンベロ
ーブの説明図、第４図は第１図の波形を説明する図、第
５図、第６図、第７図は第２図のＲＯＭからの音色制御
信号の印加されるゲートを示す図、第８Ａ，Ｂ，Ｃ，Ｄ
，Ｅ，Ｆ，Ｇ図は第１図の具体的回路構成図、第９図は
第８図の接続説明図、第１０図は第８Ａ図に於ける各種
制御信号作成回路の基準となるタイムチヤート、第１１
図は第８Ａ図に於ける音階カウンタに係るタイムチヤー
ト、第１２図は第８Ａ図に於けるオタターブカウンタに
係るタイムチヤート、第１３図は第８Ｂ図の演奏操作キ
ーの入力検出回路に係るタイムチヤート、第１４図は第
８Ａ図に於ける各種制御信号作成回路に係るキー入力に
関連するタイムチヤート、第１５図は第８Ａ図の各種制
御信号作成回路に於けるラインメモリに関連する説ノ明
図、第１６図は第８Ａ図の各種制御信号作成回路に於け
る２重奏についての説明図、第１７図は同じく４重奏に
ついての説明図、第１８図は第８Ａ図に於ける演奏操作
キーの入力に関連するタイムチヤート、第１９図は第８
Ｄ図に於ける休止クロツク数の制御に関連する説明図、
第２０図は第８Ｄ図に関連する音高クロツク周波数を説
明する図である。 １・・・・・・各種制御信号作成回路、３・・・・・・
演奏操作キー群、４・・・・・・演奏操作キーの入力検
出回路、５・・・・・・音階、オクターブカウンタ、７
・・・・・・キー無し制御回路、８・・・・・・各種制
御回路、９・・・・・・オクターブ指定データメモリ、
１０・・・・・・オクターブビットメモリ、１１・・・
・・・Ｆａメモリ、１２・・・・・・音階指定データメ
モリ、１３・・・・・・アドレスメモリ、１４・・・・
・・Ｆｂメモリ、１５・・・・・・エンベローブメモリ
、１６・・・・・・Ｆｃメモリ、１７・・・・・・Ｆｄ
メモリ、１８・・・・・・Ｆｅメモリ、１９・・・・・
・補正音・階データ作成回路、２０，２３，２７，２８
・・・・・・アンドゲート、２１，２４・・・・・・オ
アゲート、２５・・・・・・アダー、２６・・・・・・
音色選択設定用ＲＯＭ、２９・・・・・・サンプル音指
示スイツチ、３０・・・・・・バイナリカウンタ、３１
・・・・・・音色制御回路、３２・・・・・・音色選択
指定入力装置、３３・・・・・・アドレスデコーダ、３
４・・・・・・同期回路、３５・・・・・・アンドゲー
ト、３６・・・・・・インバータ、３７・・・・・・時
間測定回路、３９・・・・・・アダー４０・・・・・・
デコーダ、４１・・・・・・選択回路、４２・・・・・
・アドレスステツプ計数値検出回路、４３・・・・・・
ステップ数検出マトリツクス回路、４４・・・・・・ア
ダー４５・・・・・・休止クロツク数作成マトリツクス
回路、４６・・・・・・クロツク数制御回路、５１・・
・・・・加減制御回路、５２・・・・・・アダー、５３
・・・・・・エンベローブ値検出回路、５４・・・・・
・加算値決定回路、５５・・・・・・アダー、５６・・
・・・・出力制御回路、５７・・・・・・Ｄ／Ａ変換回
路、５８・・・・・・アンプ、５９・・・・・・スピー
カ。

Claims (1)

【特許請求の範囲】
1. １ 複数の音色の中から所望の音色を選択指定すること
   のできる音色指定操作手段を有する電子楽器において、
   上記音色指定操作手段の操作信号を受けて所望の音色の
   音色制御データとその音色のサンプル音の発生に必要な
   音高データを発生する手段と、上記音色制御データと上
   記音高データに基づき上記音色指定操作手段により所望
   の音色が選択指定される際上記所望の音色のサンプル音
   を発生させる手段とを有することを特徴とする電子楽器
   。