JPS5923565A - 半導体装置の製法 - Google Patents
半導体装置の製法Info
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- JPS5923565A JPS5923565A JP13192982A JP13192982A JPS5923565A JP S5923565 A JPS5923565 A JP S5923565A JP 13192982 A JP13192982 A JP 13192982A JP 13192982 A JP13192982 A JP 13192982A JP S5923565 A JPS5923565 A JP S5923565A
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、ＧａＡＳ−ＦＥＴとこれらを基本に集積した
半導体装置の製法に関する。
半導体装置の製法に関する。
ＧａＡ８−ＦＥＴ（電界効果トランジスタ）やＩＣ（集
積回路）の性能を向上するには、サブミクロン領域の加
工技術が必要となる。この目的のためには、電子線描画
による微細加工技術が検討されているが現状では、スル
ープットが上がらない欠点があった。従来の光露光技術
によシ、セルファラインによって加工精度を向上する試
みがあるが、従来の方法では、耐熱性が悪かったり、プ
ロセス加工上のマージンが小さかったりする欠点？有し
ていた。
積回路）の性能を向上するには、サブミクロン領域の加
工技術が必要となる。この目的のためには、電子線描画
による微細加工技術が検討されているが現状では、スル
ープットが上がらない欠点があった。従来の光露光技術
によシ、セルファラインによって加工精度を向上する試
みがあるが、従来の方法では、耐熱性が悪かったり、プ
ロセス加工上のマージンが小さかったりする欠点？有し
ていた。
本発明の目的は、耐熱性に優れ、かつプロセス歩留りの
向上をはかったセル７アライン技術による半導体装置の
製法を提供することにある。
向上をはかったセル７アライン技術による半導体装置の
製法を提供することにある。
ＧａＡＳ−ＦＥＴの基本構成図は第１図に示すようにＧ
ａＡＳ基板結晶４の表面にソース１、ドレイン２電極と
、この間隔にゲート３電極をもつ構造になっている。半
絶縁性ＧａＡ３４内に、オーミックをとるためのｎ＋層
５とＦＥＴ動作をさせる能動層６の領域がある。性能向
上にはソース１、ドレイン２間の直列抵抗を下げ、ゲー
ト３電極の静喧容量全小さくする必要があシ、このため
プロセス上の加工技術では、サブミクロンの加工と重ね
合せ精度を向上させる必要がある。従来の光露光による
加工技術ではゲート長が１μｍ以上しか実現できず、重
ね合せ精度もあまりよくなかった。
ａＡＳ基板結晶４の表面にソース１、ドレイン２電極と
、この間隔にゲート３電極をもつ構造になっている。半
絶縁性ＧａＡ３４内に、オーミックをとるためのｎ＋層
５とＦＥＴ動作をさせる能動層６の領域がある。性能向
上にはソース１、ドレイン２間の直列抵抗を下げ、ゲー
ト３電極の静喧容量全小さくする必要があシ、このため
プロセス上の加工技術では、サブミクロンの加工と重ね
合せ精度を向上させる必要がある。従来の光露光による
加工技術ではゲート長が１μｍ以上しか実現できず、重
ね合せ精度もあまりよくなかった。
本発明は、従来の光露光法によっても、セルファライン
技術によって、サブミクロンの加工と重ね合せ精度を同
時に向上した半導体製造装置の製法と提供したものであ
る。
技術によって、サブミクロンの加工と重ね合せ精度を同
時に向上した半導体製造装置の製法と提供したものであ
る。
以下、第２図を用いて本発明の一実施例を説明すると共
に本発明の詳細な説明する。
に本発明の詳細な説明する。
第２図はＧａＡＳ−ＦＥ’ｌ’の製造工程図である。
半絶縁性ＧａＡＳ基板結晶１１の所要部分にあらかじめ
ホトレジストをマスクとしてＳｉイオンと打込み、熱処
理してｎ形動作層１２を形成する。
ホトレジストをマスクとしてＳｉイオンと打込み、熱処
理してｎ形動作層１２を形成する。
ＧａＡＳ表面に５Ｉ０２膜２１と蒸着Ｓｉ膜２２を被着
してホトリングラフィ技術によってこれらの膜を加工す
る。各膜の厚さはそれぞれ数百ｎｍで、５ＩＯｚとＳｉ
膜はそれぞれリアクティブイオンエッチの反応ガスを選
別することで選択的にエツチングが可能である。パター
ン加工後、高濃度のＳｉイオンを打込んで熱処理によっ
てｎゝ形ネオ−ミツ２層１３形成する。この後、ｓｉｏ
、膜のみをサイドエッチしてパターンの断面形状を１字
形に加工する（第２図（ａ月。この構造は約９００Ｃの
熱処理に対してＱａＡｓの結晶性を劣化させることがな
いので、イオン打込み後のアニールにもパターンを残し
たまま処理できる特徴を有する。
してホトリングラフィ技術によってこれらの膜を加工す
る。各膜の厚さはそれぞれ数百ｎｍで、５ＩＯｚとＳｉ
膜はそれぞれリアクティブイオンエッチの反応ガスを選
別することで選択的にエツチングが可能である。パター
ン加工後、高濃度のＳｉイオンを打込んで熱処理によっ
てｎゝ形ネオ−ミツ２層１３形成する。この後、ｓｉｏ
、膜のみをサイドエッチしてパターンの断面形状を１字
形に加工する（第２図（ａ月。この構造は約９００Ｃの
熱処理に対してＱａＡｓの結晶性を劣化させることがな
いので、イオン打込み後のアニールにもパターンを残し
たまま処理できる特徴を有する。
つづいて、ＧａＡＳ結晶１１の表面にポジ形ホトレジス
ト（例えばＡＺ１３５０Ｊ）を２〜３μｍの厚さに塗布
して、表面を平坦化させたあと、全面に紫外線と照射し
、現像する。この処理によって、サイドエッチされたパ
ターンの側面のみのレジス）３１が未照射のため残る（
第２図の））。この工程は、平行平板形のアッシャ装置
によっても処理することができる。ＡｕＧｅの合金４１
．４２を蒸着によって被着し、つづいてレジスト除去液
に浸し、サイドエッチされた側面に残したレジストを取
去る。約４００Ｃの熱処理によってｎ”−ＧａＡＳ１３
とＡｕＧｅ４１ をオーミック接触させる（第２図（
Ｃ）〕。側面につけたレジスト３１はＡ ＬＩ Ｑ ｅ
被着時の廻シ込みをさけるため有効である。つづいて、
この表面ｔ−ｆ、Ｑうように高分子樹脂５１（例えばホ
トレジスト〕を塗布して、表面を平坦にする。このあと
アッシャ装置を用いて高分子樹脂をエツチングして、パ
ターン２１，２２．４２の上面が露出した所で止める（
第２図（ｄ））。イオンミリング装置を用いて表面から
不用のＡｕＧｅ４２を取去ったあと、ドライエツチング
でＳ＋２Ｚおよび５ｉ０２２１を取去シ、孔６１をあけ
る（第２図（ｅ））。ここまでの工程によって、最初に
形成されたパターンと同一寸法、同一形状をもつ反転パ
ターンが高分子樹脂５１にレプリカされたことになる。
ト（例えばＡＺ１３５０Ｊ）を２〜３μｍの厚さに塗布
して、表面を平坦化させたあと、全面に紫外線と照射し
、現像する。この処理によって、サイドエッチされたパ
ターンの側面のみのレジス）３１が未照射のため残る（
第２図の））。この工程は、平行平板形のアッシャ装置
によっても処理することができる。ＡｕＧｅの合金４１
．４２を蒸着によって被着し、つづいてレジスト除去液
に浸し、サイドエッチされた側面に残したレジストを取
去る。約４００Ｃの熱処理によってｎ”−ＧａＡＳ１３
とＡｕＧｅ４１ をオーミック接触させる（第２図（
Ｃ）〕。側面につけたレジスト３１はＡ ＬＩ Ｑ ｅ
被着時の廻シ込みをさけるため有効である。つづいて、
この表面ｔ−ｆ、Ｑうように高分子樹脂５１（例えばホ
トレジスト〕を塗布して、表面を平坦にする。このあと
アッシャ装置を用いて高分子樹脂をエツチングして、パ
ターン２１，２２．４２の上面が露出した所で止める（
第２図（ｄ））。イオンミリング装置を用いて表面から
不用のＡｕＧｅ４２を取去ったあと、ドライエツチング
でＳ＋２Ｚおよび５ｉ０２２１を取去シ、孔６１をあけ
る（第２図（ｅ））。ここまでの工程によって、最初に
形成されたパターンと同一寸法、同一形状をもつ反転パ
ターンが高分子樹脂５１にレプリカされたことになる。
つづいてゲート金属（例えばＴｉ／Ｐｔ／Ａｕと連続的
に蒸着）７１．７２を被着したあと、再々度レジスト（
例えばＡＺ１３５０Ｊ ）７３を厚く塗布する（第２図
（ｆ））。試料表面の一部にゲート金属７２０表面が現
われるまで、レジストをアッシャ装置を用いて一様に削
る。これによってゲート電極８１上のみにレジスト８２
が残され、つづいてイオンミリング装置を用いて、不用
のゲート金属を除去することができる（第２図（ｇ））
。高分子樹脂５１を取シ去ってソース８２、ドレイン８
３およびゲート８１電極をもつＧａＡＳ−ＦＥＴが作成
されたく第２図小））。
に蒸着）７１．７２を被着したあと、再々度レジスト（
例えばＡＺ１３５０Ｊ ）７３を厚く塗布する（第２図
（ｆ））。試料表面の一部にゲート金属７２０表面が現
われるまで、レジストをアッシャ装置を用いて一様に削
る。これによってゲート電極８１上のみにレジスト８２
が残され、つづいてイオンミリング装置を用いて、不用
のゲート金属を除去することができる（第２図（ｇ））
。高分子樹脂５１を取シ去ってソース８２、ドレイン８
３およびゲート８１電極をもつＧａＡＳ−ＦＥＴが作成
されたく第２図小））。
ｎ＋−オーミック層の形成に必要な熱処理に耐えるバク
ーン構造は、前記の実施例で述べた他に、Ｓ ｉＣｈ
ｔ Ｓ’３Ｎ４ ＋ Ｓ ｉ、 Ｐｓｏ （リン含有
ガラス）、Ｗ、Ｔｉ、ＭＯなどの材料全任意に組合せて
も可能である。また、二層の断面構造が丁字形であるこ
とも本質的なことでなく、例えば三層を用いた１字形の
断面であってもよいことは言うに及ばない。
ーン構造は、前記の実施例で述べた他に、Ｓ ｉＣｈ
ｔ Ｓ’３Ｎ４ ＋ Ｓ ｉ、 Ｐｓｏ （リン含有
ガラス）、Ｗ、Ｔｉ、ＭＯなどの材料全任意に組合せて
も可能である。また、二層の断面構造が丁字形であるこ
とも本質的なことでなく、例えば三層を用いた１字形の
断面であってもよいことは言うに及ばない。
本発明によれば、ソースおよびドレイン電極に対してゲ
ート電極がセルフアラインメントで形成できるので、各
部分の寸法を従来法で作ったものより縮めることができ
、これによってＦＥＴ％性の性能を向上できる効果があ
る。またソースおよびドレイン電極の直下にｎ＋−オー
ミック層をイオン打込みで形成できるので、直列抵抗を
下げる効果がある。ソース、ドレインおよびゲート電極
の形成に本発明では、高分子樹脂で決める形状、寸法を
基本としているため、蒸着時の廻シ込みやプロセス上で
の加工精度の劣化といった問題点が一斉なく、また高分
子樹脂のため加工後の除去が容易であり、これに附ずい
したプロセス・マージンが向上できる効果がある。
ート電極がセルフアラインメントで形成できるので、各
部分の寸法を従来法で作ったものより縮めることができ
、これによってＦＥＴ％性の性能を向上できる効果があ
る。またソースおよびドレイン電極の直下にｎ＋−オー
ミック層をイオン打込みで形成できるので、直列抵抗を
下げる効果がある。ソース、ドレインおよびゲート電極
の形成に本発明では、高分子樹脂で決める形状、寸法を
基本としているため、蒸着時の廻シ込みやプロセス上で
の加工精度の劣化といった問題点が一斉なく、また高分
子樹脂のため加工後の除去が容易であり、これに附ずい
したプロセス・マージンが向上できる効果がある。
第１図はＧａＡＳ−ＦＥＴの断面図、第２図は本発明゛
の一実施例によるＦ Ｅ Ｔの製造工程図である。 １１・・・基板、１３・・・不純物領域、４１・・・絶
縁層、５１・・・高分子樹脂層、８１・・・ゲート電極
、８２・・・第 １ 目 ′ｖＪ２
の一実施例によるＦ Ｅ Ｔの製造工程図である。 １１・・・基板、１３・・・不純物領域、４１・・・絶
縁層、５１・・・高分子樹脂層、８１・・・ゲート電極
、８２・・・第 １ 目 ′ｖＪ２
Claims (1)
- １、所定の半導体基板上にソースとドレイン電極を形成
してこの間にゲート電極を加工する際、ゲート電極に対
応する箇所に耐熱性の良い材料からなるパターンを形成
する工程と、前記半導体基板に、イオン打込みをして熱
処理する工程と、上記パターンの一部にサイドエッチを
施こす工程と、このサイドエッチされた側面に第１の高
分子樹脂を埋め、ソースおよびドレイン電極？形成する
工程と、前記第１の高分子樹脂を除去する工程と第２の
高分子樹脂をこれまで準備した半導体基板上に充てんし
て上記パターンの反転複製を作る工程と、ゲート金属を
被着して高分子樹脂をこの上面に覆う工程と、ゲート電
極？加工する工程と？有することを特徴とする半導体装
置の製法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13192982A JPS5923565A (ja) | 1982-07-30 | 1982-07-30 | 半導体装置の製法 |
| US06/517,409 US4561169A (en) | 1982-07-30 | 1983-07-26 | Method of manufacturing semiconductor device utilizing multilayer mask |
| CA000433478A CA1206626A (en) | 1982-07-30 | 1983-07-28 | Method of manufacturing semiconductor device |
| DE8383107520T DE3378239D1 (en) | 1982-07-30 | 1983-07-29 | Method of manufacturing a semiconductor device having a self-aligned gate electrode |
| KR1019830003551A KR910006673B1 (ko) | 1982-07-30 | 1983-07-29 | 반도체 장치의 제조방법 |
| EP83107520A EP0101960B1 (en) | 1982-07-30 | 1983-07-29 | Method of manufacturing a semiconductor device having a self-aligned gate electrode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13192982A JPS5923565A (ja) | 1982-07-30 | 1982-07-30 | 半導体装置の製法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5923565A true JPS5923565A (ja) | 1984-02-07 |
| JPH0358176B2 JPH0358176B2 (ja) | 1991-09-04 |
Family
ID=15069502
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13192982A Granted JPS5923565A (ja) | 1982-07-30 | 1982-07-30 | 半導体装置の製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5923565A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61163662A (ja) * | 1985-01-14 | 1986-07-24 | Agency Of Ind Science & Technol | 電界効果トランジスタの製造方法 |
| JP2014099463A (ja) * | 2012-11-13 | 2014-05-29 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5852880A (ja) * | 1981-09-25 | 1983-03-29 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
| JPS5896769A (ja) * | 1981-12-04 | 1983-06-08 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
-
1982
- 1982-07-30 JP JP13192982A patent/JPS5923565A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5852880A (ja) * | 1981-09-25 | 1983-03-29 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
| JPS5896769A (ja) * | 1981-12-04 | 1983-06-08 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61163662A (ja) * | 1985-01-14 | 1986-07-24 | Agency Of Ind Science & Technol | 電界効果トランジスタの製造方法 |
| JP2014099463A (ja) * | 2012-11-13 | 2014-05-29 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0358176B2 (ja) | 1991-09-04 |
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