JPS5923432Y2 - 半導体装置 - Google Patents

Description

【考案の詳細な説明】 本考案は、ポリイミド等の耐熱性を有するフィルムを用
いて半導体素子を印刷配線基板等の配線基板に組込むよ
うにした半導体装置に関する。

従来、トランジスタや集積回路等の半導体素子を組込む
方法として、所定数の接続端子を配設したフラットパッ
ケイジ、テ゛ユアルインラインパッゲイジ（ＤＩＰ）や
セラミックの特殊パッケイジ等のパッケイジを用いる方
法が採用されている。

しがし、上述のようなパッケイジを用いる方法にあって
は半導体素子の組込みの作業性や組込み後の信頼性に乏
しく、また組込み工程が複雑である等としてコスト高を
招く等欠点があった。

そこで、半導体素子の自動組込みを可能とし組込み作業
の能率化を図り安価に半導体装置の提供を行ない得るよ
うにするため、ポリイミド等の耐熱性を有する長尺状の
フィルムを用いて半導体素子を組込むようにしたテープ
キャリヤ方式が用いられている。

このテープキャリヤ方式で半導体素子を組込んだ構造と
して、例えば第１図及び第２１図に示すようなものが知
られている。

第１図は、ポリイミド等の耐熱性を有するフィルムを基
材としたフィルム基板１に集積回路素子（ＩＣ）等の半
導体素子２を取付けた状態を示す。

半導体素子２の取付けられるフィルム基板１は、°銅箔
の導電箔３をフィルム基材４の表面に接着剤等をもって
接合して構成され、そして、上記導電箔３部分にエツチ
ングが施され端子電極パターン部３ａ、３ａが形成され
ている。

そして、上面はバンプ電極５，５を形成した半導体素子
２が、上記バンプ電極５，５を上記端子電極パターン部
３ ａ 、３ ａに対応するようにしてポンチ゛イング
されている。

さらに、半導体素子２のフィルム基板１への取付は部と
なるバンプ電極５，５の端子電極パターン部３ａ、３ａ
へのボンディング部分は、保護用樹脂６によってモール
ドされている。

第１図に示すように半導体素子２を取付けたフィルム基
板１は、第２図に示すような構造でアルミナ等を基材と
した印刷配設基板７上に組込まれている。

すなわち、上記基板７を構成する基材７ａ上に形成され
た例えば銅箔の回路パターン８上に半導体素子２の下面
を対応させるとともにフィルム基板１を撓わませて端子
電極パターン部３ａ、３ａを接続用回路パターン９，９
上に対応させてフィルム基板１を載置する。

そして、半導体素子２と回路パターン８間及び端子電極
パターン部３ａ、３ａと接続用回路パターン９，９間を
半田１０をもって接続して、上記半導体素子２は印刷配
線基板７に組込まれる。

このような構造のものにあっては、半導体素子２のフィ
ルム基板１ヘボイデイングするためにバンプ電極５を必
要とする。

しかし、このバンプ電極５の半導体素子２上への形成が
極めて困難であり、バンプ電極５の形成より上記素子２
の大きさに制限を受け、さらにコストアップを招く。

また、フィルム基板１の配線基板７への組込みの際に半
導体素子２と端子電極パターン部３ ａ 、３ ａを同
時に各回路パターン９，８に半田付けする必要がある。

しかし、半導体素子２の回路パターン９への半田付けを
行う際に樹脂モールド等によって上記素子２を保護でき
ないため、半田フラックスの影響を受けてしまう。

この影響を避けるため組込みに特殊な治具が必要となっ
て組込みの作業性に問題を生ずる。

また、この構造によると、半導体素子２は、フィルム基
板１及び配線基板７によって覆われてしまい著しく放熱
性を劣化させてしまう。

そのためトランジスタの如く発熱の著しい素子には適用
できない。

そこで、本考案はバンプ電極を形成することから生ずる
作業の困難性及びコストアップを解消し、また組込み作
業の容易性を遠戚し、さらに放熱性の良好な半導体装置
を提供することを目的として提案された。

以下、本考案を図面に示す実施例を参照して説明する。

本考案によって横取される半導体装置は、第３図に示す
ようにフィルム基材１１の一主面１１ ａに接着剤を用
い又は接着剤を使用することなく銅箔等の導電箔を接合
するとともにこの導電箔部分にエツチング等を施して電
極パターン部１３と端子電極パターン部１４．１４を形
成したフィルム基板１２上に半導体素子１５を取付けて
いる。

そして、上記フィルム基板１２の電極パターン部１３に
対応するフィルム基材１１の部分には、透孔をもって構
成された切欠き部１６が形成され、上記電極パターン部
１３を折曲して上記切欠き部１６内に臨むようにされて
いる。

この切欠き部１６内にその下面１３ａを平面状になるよ
うに折曲げられた電極パターン部１３上に半導体素子１
５は載置され半田１７等をもって電気的に接続されて取
付けられている。

また、端子電極パターン部１４．１４の一部はフィルム
基材１１の側方へ延設され、電極パターン部１３と同様
に折曲げられフィルム基材１１他側面である下面側へ至
るように形成されている。

ところで、電極パターン部１３上に接続された半導体素
子１５は、この素子１５の上面に設けられた電極部と端
子電極パターン部１４．１４とを銀等をもって形成され
たワイヤ（細線）１８をもって接続され、上記端子電極
パターン部１４．１４に電気的に接続されている。

このようにフィルム基板１２上に取付けられた半導体素
子１５は、合成樹脂等の樹脂１９をもってモールドされ
て保護されている。

そして、半導体素子１５を取付けたフィルム基板２は、
電極パターン部１３の下面１３ ａ及び端子電極パター
ン部１４．１４のフィルム基材１１の下面側へ延設され
た接続部１４ ａ 、１４ ａをそれぞれ印刷配線基板
２０上に形成された回路パターン２１，２２゜２２に対
応させて上記配線基板１９に載置されるとともに半田２
３をもって電気的に接続され該配線基板２０に組込まれ
ている。

本考案に用いられるフィルム基板１２は、従来用いられ
ているテープキャリヤ方式において使用されるキャリヤ
テープと同様に第４図に示す如く各単位毎の半導体素子
１５の取付けられる各単位毎のフィルム基板１２が連続
してテープ状に形成されている。

そして、テープ状に形成されたフィルム基板１２０には
上記テープキャリヤ方式において用いられる自動送り装
置によって自動送りされ、かつ自動送りとともに半導体
素子１５の自動組付けを行ない得るように位置決めを行
うスプロットの嵌合するスプロケットホール２４が連続
的に設けられている。

従って、本考案を構成する半導体素子１５のフィルム基
板１２への取付けは、自動ワイヤボンディング装置との
組合せによって自動化できる。

なお、フィルム基板１２の電極パターン部１３及び端子
電極パターン部１４．１４は、第５図に示すようにエツ
チング等の手段によって形成された後、あらかじめフィ
ルム基材１１に穿設された切欠部１６及び上記基材１１
の主面にそって折曲げられる。

この折曲げは、第６図に示すように上記切欠部１６等に
対応する突部２５を形成した上金型２６と平坦状の下金
型２７を組合せたプレス装置２８によって行なわれる。

上述したように本考案によれば、半導体素子のフィルム
基板への組付けに当って上記素子に形成が困難なバンプ
電極を形成する必要がなく、かつ組込みにあたって、フ
ィルム基板をテープ状に形成したものを自動送り装置に
よって自動送りしながら行なえる従来のテープキャリヤ
方式による利点を失なうことがないので、組込み作業の
向上を図ることができる。

そして製造コストの上昇を防止でき、半導体装置を安価
に提供することができる。

さらに、本考案によれば半導体素子の組込みは全ていわ
ゆるフェイスアップの状態で行なうことができ、かつ組
付は後も開放された状態にあるので放熱性の良好なもの
を提供できる。

【図面の簡単な説明】

第１図は従来の方法で半導体素子をフィルム基板に取付
けた状態を示す断面図であり、第２図は上記基板を配線
基板に組込んだ状態を示す断面図である。 第３図は本考案による半導体装置を示す断面図である。 第４図は本考案に用いられるフィルム基板を示す平面図
であり、第５図は上記フィルム基板にパターン部を形成
した状態を示す断面図であり、第６図はプレス装置によ
ってパターン部を折曲げた状態を示す概略断面図である
。 １１・・・・・・フィルム基材、１２・・・・・・フィ
ルム基板、１３・・・・・・電極パターン部、１４．１
４・・・・・・端子電極パターン部、１５・・・・・・
半導体素子、１６・・・・・・切欠き部、１８・・・・
・・ワイヤ、２０・・・・・・印刷配線基板、２１・・
・・・・回路パターン。

Claims (1)

【実用新案登録請求の範囲】
1. 電極パターン部と端子電極パターン部をフィルム基材の
   一生面に形威し、上記フィルム基材の上記電極パターン
   部に対応する部分に切欠き部を設けるとともに上記電極
   パターン部を折曲して上記切欠き部内に臨ませたフィル
   ム基板の上部電極パターン部に半導体素子を取付け、さ
   らに上記素子の電極部と端子電極パターン部とをワイヤ
   で接続するとともに、少なくとも上記フィルム基板に形
   成された電極パターン部の下面を配線基板上に形成され
   た回路パターン上に接続して上記配線基板に組込むよう
   にした半導体装置。