JPS59231870A - 半導体装置 - Google Patents
半導体装置Info
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- JPS59231870A JPS59231870A JP58106197A JP10619783A JPS59231870A JP S59231870 A JPS59231870 A JP S59231870A JP 58106197 A JP58106197 A JP 58106197A JP 10619783 A JP10619783 A JP 10619783A JP S59231870 A JPS59231870 A JP S59231870A
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- Japan
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Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Landscapes
- Engineering & Computer Science (AREA)
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- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置、特にＭＯ８乗積回路に関するもの
である。
である。
ＭＯ８集積回路累子０微細化の為、チャンネル長の短縮
、拡散層の浅化、およびゲート酸化膜の薄膜化が行なわ
れている。しかしこれらのプロセス変更により、ＭＯＳ
トランジスタのドレイン耐圧低下の問題が生じる。これ
は ｈ４１図に示すように、前記プロセス変更によりト
レイン拡散層６とゲート電極５が薄いゲートばダ化膜４
を介して重なり合った部分９での電界１０の集中が極端
に大きくなり耐圧が低下する。例えはケート敵化膜厚２
００〜３００Ａ拡散層深さ０．２〜０．３１１ ｍの場
合ドレイン耐圧は通常の２０Ｖ以上の１直から約１０Ｖ
程度まで低下する。またドレイン同］圧以上の高い′電
圧がゲートとドレイン東極間に印加されるとゲート酸化
膜破壊を起こす場合もある。このドレイン耐圧低下を解
決するために、多くの従系がなされている。一般には第
２図に示すように、高濃度拡散層６の外側に低綴度拡故
層８を設け、該低濃度拡散層８とケート電極１１をゲー
ト酸化膜４を介して重ね合わせ、ドレイン端での電界集
中を防止している。しかし、この方法を用いた場合、ド
レイン端での′電界集中による耐圧低下は防ぐことがで
きるがＮ一層８の横方向距離だけ実効チャンネル長が短
かくなり、ソース・ドレイン間のバンチスルー電圧が低
下してしまう。
、拡散層の浅化、およびゲート酸化膜の薄膜化が行なわ
れている。しかしこれらのプロセス変更により、ＭＯＳ
トランジスタのドレイン耐圧低下の問題が生じる。これ
は ｈ４１図に示すように、前記プロセス変更によりト
レイン拡散層６とゲート電極５が薄いゲートばダ化膜４
を介して重なり合った部分９での電界１０の集中が極端
に大きくなり耐圧が低下する。例えはケート敵化膜厚２
００〜３００Ａ拡散層深さ０．２〜０．３１１ ｍの場
合ドレイン耐圧は通常の２０Ｖ以上の１直から約１０Ｖ
程度まで低下する。またドレイン同］圧以上の高い′電
圧がゲートとドレイン東極間に印加されるとゲート酸化
膜破壊を起こす場合もある。このドレイン耐圧低下を解
決するために、多くの従系がなされている。一般には第
２図に示すように、高濃度拡散層６の外側に低綴度拡故
層８を設け、該低濃度拡散層８とケート電極１１をゲー
ト酸化膜４を介して重ね合わせ、ドレイン端での電界集
中を防止している。しかし、この方法を用いた場合、ド
レイン端での′電界集中による耐圧低下は防ぐことがで
きるがＮ一層８の横方向距離だけ実効チャンネル長が短
かくなり、ソース・ドレイン間のバンチスルー電圧が低
下してしまう。
本発明の目的は、前記欠点を排し、素子寸法を微細化し
ても高いドレイン耐圧を有するＭＯＳトランジスタの構
造を提供することにある。
ても高いドレイン耐圧を有するＭＯＳトランジスタの構
造を提供することにある。
本発明は１Ｍ０８）ランジスタのソース・ドレイン拡散
層において、ゲートｌ叡化膜に瞬接する部分および基板
表面付近の不純物濃度が低濃度で形成されていて、かつ
、高不純物濃度領域が前記低不純物濃度領域の底面に渡
って設けられたソース・ドレイン拡散層を有する半導体
装置を得る。
層において、ゲートｌ叡化膜に瞬接する部分および基板
表面付近の不純物濃度が低濃度で形成されていて、かつ
、高不純物濃度領域が前記低不純物濃度領域の底面に渡
って設けられたソース・ドレイン拡散層を有する半導体
装置を得る。
次に図面により本発明をより詳細に説明する。
第６図は本発明の構造を示す図である。すなわちデー１
−ｚ化膜に隣接する部分および基板表面付近の不純物礎
度が低濃度１例えばｎ一層８で形成されていて、かつ、
高不純物濃度領域、例えばｎ＋層６が、前記ｎ一層８の
底ｉｎｉ Ｋ渡って設けられている。この構造により、
ゲート電極１１とｎ一層８がゲート敲化膜４を介して重
なっているのでドレイン耐圧低下を防ぐことができる。
−ｚ化膜に隣接する部分および基板表面付近の不純物礎
度が低濃度１例えばｎ一層８で形成されていて、かつ、
高不純物濃度領域、例えばｎ＋層６が、前記ｎ一層８の
底ｉｎｉ Ｋ渡って設けられている。この構造により、
ゲート電極１１とｎ一層８がゲート敲化膜４を介して重
なっているのでドレイン耐圧低下を防ぐことができる。
また本構造によればｎｅｗｓを設けても従来構造のよう
に芙効チャンネル長の短かくなることがない。またｎ−
Ｉ脅８直下にｎ＋層６が設けられているためｎ一層８を
設けたことによるトランジスタの相互コンダクタンスｇ
ｍの低下を最小に抑えることができる。
に芙効チャンネル長の短かくなることがない。またｎ−
Ｉ脅８直下にｎ＋層６が設けられているためｎ一層８を
設けたことによるトランジスタの相互コンダクタンスｇ
ｍの低下を最小に抑えることができる。
次に本発明の４ｆＬｔ造を有するＭＯ８Ｉ−ランジスタ
の製造方法の一例について述べる。弔３図は、Ｌｏｃｏ
ｓ法により、フィールド酸化膜２を形成後。
の製造方法の一例について述べる。弔３図は、Ｌｏｃｏ
ｓ法により、フィールド酸化膜２を形成後。
ゲート酵化膜４を形成し、ダイレクトコンタクト部１２
を選択的に形成し１次に多結晶シリコン層３を形成した
後の断面図を示す。次に、第４図に示す如く、前記多結
晶シリコン層３に不純物、例えはリンを導入し、ダイレ
クトコンタクト部１２にｎ＋拡散層６を形成した後、ゲ
ート多結晶シリコン層１２および配線用多結晶シリコン
層５をパターニングする。次に第５，６図に示すように
ソース・ドレイン領域を形成する為にイオン注入を行う
。例えばヒ素を打込みエネルギ−１５０ｋｅＶ。
を選択的に形成し１次に多結晶シリコン層３を形成した
後の断面図を示す。次に、第４図に示す如く、前記多結
晶シリコン層３に不純物、例えはリンを導入し、ダイレ
クトコンタクト部１２にｎ＋拡散層６を形成した後、ゲ
ート多結晶シリコン層１２および配線用多結晶シリコン
層５をパターニングする。次に第５，６図に示すように
ソース・ドレイン領域を形成する為にイオン注入を行う
。例えばヒ素を打込みエネルギ−１５０ｋｅＶ。
ドーズ量Ｉ Ｘ １０１５〜５ ｘ １０１５ｃｎ？イ
オン注入し。
オン注入し。
基板表面から約８００人の深さの所に約１０１ｇ〜１０
２０ｃｍ” なる不純−濃度ピークをもつ深い高濃度拡
散層７を形成する。次にヒ素を打込みエネルギー５Ｑｋ
ｅＶ、 ドース量ｌ×１０１２〜ｌｘｌＯ１３ｃｍ２
イオン注入し、基板表面から約３００人の深さのＰＪ［
に約１０１７〜ｌ ｏ １ｇ 、、、、３ なる不純
物濃度ピークをもつ浅い低従度拡散層８を形成する。
２０ｃｍ” なる不純−濃度ピークをもつ深い高濃度拡
散層７を形成する。次にヒ素を打込みエネルギー５Ｑｋ
ｅＶ、 ドース量ｌ×１０１２〜ｌｘｌＯ１３ｃｍ２
イオン注入し、基板表面から約３００人の深さのＰＪ［
に約１０１７〜ｌ ｏ １ｇ 、、、、３ なる不純
物濃度ピークをもつ浅い低従度拡散層８を形成する。
尚、低濃度拡散領域８と高濃度拡散領域７の形成順序は
、前記実施例の逆でも問題ない。また前記実施例では、
低篩度および高（・、葎度拡散領域の形成Ｊ−るために
２回のイオン注入を行っているが。
、前記実施例の逆でも問題ない。また前記実施例では、
低篩度および高（・、葎度拡散領域の形成Ｊ−るために
２回のイオン注入を行っているが。
イオン注入の打込みエネルギーとドーズ量を適当に選べ
は１回のイオン注入で低・高濃度拡散層域を形成するこ
とも可能である。また前記実施例では、多結晶シリコン
層３にあらかじめ、リンを導入したが、ソース・ドレイ
ン拡散層の高濃度領域７をイオン注入法で形成する際に
同時に、多結晶シリコン層３にも不純物を用人してもよ
い。この方法によれば前記実施例のようなＮチャンネル
トランジスタのみでな（、ｌ）チャンネルトランジスタ
を形成１°ることかできる。
は１回のイオン注入で低・高濃度拡散層域を形成するこ
とも可能である。また前記実施例では、多結晶シリコン
層３にあらかじめ、リンを導入したが、ソース・ドレイ
ン拡散層の高濃度領域７をイオン注入法で形成する際に
同時に、多結晶シリコン層３にも不純物を用人してもよ
い。この方法によれば前記実施例のようなＮチャンネル
トランジスタのみでな（、ｌ）チャンネルトランジスタ
を形成１°ることかできる。
記１図はドレイン拡散層とゲート成極の重なり合った部
分での、藏界果中の独子を示す１析面図である。第２図
は前記、ドレイン端での電界集中を防止するための従来
方法を説明する為の断面図である。第３図〜第６図は本
発明の構造を有するＭＯＳトランジスタの製造方法の一
実施例を説明するための断面図である。 １・・・・・・半導体基板、２・・・・・・フィールド
腋化膜。 ３・・・・・・多結晶シリコン層、４・・・・・・ゲー
ト酸化ＪＬ５・・・・・・リンドープ多結晶シリコン層
、６・・・・・・ｎ＋拡散層、７・・・・・・深いｎ
層、８・・・・・・浅いｎ一層。 ９・・・・・・ドレイン端、 １０−・・・・・・電
気力１ミ“ｉｌ！％ １１ ・・・・・・ゲートを極、
ｔｚ・・・・・・ダイレクトコンタクト部。 ７１７′″、 ５ｒｓｔ ／ ”ｌ！−＋・
分での、藏界果中の独子を示す１析面図である。第２図
は前記、ドレイン端での電界集中を防止するための従来
方法を説明する為の断面図である。第３図〜第６図は本
発明の構造を有するＭＯＳトランジスタの製造方法の一
実施例を説明するための断面図である。 １・・・・・・半導体基板、２・・・・・・フィールド
腋化膜。 ３・・・・・・多結晶シリコン層、４・・・・・・ゲー
ト酸化ＪＬ５・・・・・・リンドープ多結晶シリコン層
、６・・・・・・ｎ＋拡散層、７・・・・・・深いｎ
層、８・・・・・・浅いｎ一層。 ９・・・・・・ドレイン端、 １０−・・・・・・電
気力１ミ“ｉｌ！％ １１ ・・・・・・ゲートを極、
ｔｚ・・・・・・ダイレクトコンタクト部。 ７１７′″、 ５ｒｓｔ ／ ”ｌ！−＋・
Claims (1)
- 半導体基板の一主表面に基板と異なる導電型の領域が設
けられ、該領域のうぢ、ゲート酸化膜に隣接する部分お
よび基板表面伺近の不純物濃度が低濃度で形成されてい
て、かつ高不純物一度領域が前記低不純物濃度領域の底
面に渡って設けられたソースもしくはドレイン領域を有
することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58106197A JPS59231870A (ja) | 1983-06-14 | 1983-06-14 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58106197A JPS59231870A (ja) | 1983-06-14 | 1983-06-14 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59231870A true JPS59231870A (ja) | 1984-12-26 |
Family
ID=14427445
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58106197A Pending JPS59231870A (ja) | 1983-06-14 | 1983-06-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59231870A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02102577A (ja) * | 1988-10-12 | 1990-04-16 | Nec Corp | 高耐圧半導体装置 |
-
1983
- 1983-06-14 JP JP58106197A patent/JPS59231870A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02102577A (ja) * | 1988-10-12 | 1990-04-16 | Nec Corp | 高耐圧半導体装置 |
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