JP2757780B2 - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JP2757780B2
JP2757780B2 JP6145620A JP14562094A JP2757780B2 JP 2757780 B2 JP2757780 B2 JP 2757780B2 JP 6145620 A JP6145620 A JP 6145620A JP 14562094 A JP14562094 A JP 14562094A JP 2757780 B2 JP2757780 B2 JP 2757780B2
Authority
JP
Japan
Prior art keywords
layer
wiring
film
pad
pad layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP6145620A
Other languages
English (en)
Other versions
JPH07335690A (ja
Inventor
隆久 山葉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yamaha Corp
Original Assignee
Yamaha Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yamaha Corp filed Critical Yamaha Corp
Priority to JP6145620A priority Critical patent/JP2757780B2/ja
Publication of JPH07335690A publication Critical patent/JPH07335690A/ja
Application granted granted Critical
Publication of JP2757780B2 publication Critical patent/JP2757780B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/02165—Reinforcing structures
    • H01L2224/02166—Collar structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05073—Single internal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Wire Bonding (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、多層配線構造を有す
る半導体装置に関し、特に下層配線上に反射防止膜を残
すと共にボンディングパッド部で反射防止膜を除去した
ことによりエレクトロマイグレーション（ＥＭ）耐性を
向上させると共に高温下でのＡｕワイヤボンディング部
のせん断強度低下を防ぐようにしたものである。
【０００２】
【従来の技術】従来、ＬＳＩ等の半導体装置の多層配線
構造としては、図１１に示すものが知られている（例え
ば、特開平２−２７１６３２号公報参照）。
【０００３】すなわち、半導体基板１０の表面を覆う絶
縁膜１２の上に１層目の配線層１４Ａ及びパッド層１４
Ｂを形成する。配線層１４Ａ及びパッド層１４Ｂは、い
ずれも下から順にＴｉ膜ａ、ＴｉＮ膜ｂ、Ａｌ合金膜ｃ
及びＴｉＮ膜ｅを積層したもので、Ａｌ合金膜ｃが最も
厚い。Ｔｉ膜ａ及びＴｉＮ膜ｂは、それぞれ抵抗低減膜
及びバリアメタル膜として用いられ、ＴｉＮ膜ｅは、反
射防止膜として用いられる。
【０００４】配線層１４Ａ及びパッド層１４Ｂを形成し
た後、これらの層を覆って層間絶縁膜１６を形成し、膜
１６には、配線層１４Ａの一部及びパッド層１４Ｂの中
央部にそれぞれ対応した接続孔１６ａ及び１６ｂを設け
る。そして、エッチングにより接続孔１６ａ，１６ｂ内
で反射防止用のＴｉＮ膜ｅを除去した後、接続孔１６ａ
を介して配線層１４Ａにつながるように２層目の配線層
１８Ａを形成する。
【０００５】このような配線構造によると、接続孔１６
ａ，１６ｂ内で反射防止用のＴｉＮ膜ｅを除去したの
で、配線層１４Ａに対して配線層１８Ａを低抵抗で接続
可能になると共に、パッド層１４Ｂに対してＡｕワイヤ
（金線）を密着性よく結合可能である。しかし、反射防
止用のＴｉＮ膜ｅを除去したことで、配線層１４Ａ，１
８Ａの接続部でＥＭ耐性が劣化したり、配線層１８Ａの
形成前に熱処理を行なうと接続孔１６ａ内にＡｌヒロッ
クが成長して導通不良を招いたりする不都合があった。
【０００６】このような不都合に対処するため、本願の
発明者は、図１２に示すような配線構造を先に提案した
（例えば、特開平５−１９０６８９号公報参照）。
【０００７】図１２の構成では、Ａｌ合金膜ｃと反射防
止膜ｅとの間に抵抗低減用のＴｉ膜ｄを介在させると共
に配線層１４Ａ及びパッド層１４ＢにてＴｉ膜ｄ及びＴ
ｉＮ膜ｅの積層を残存させることにより上記した不都合
を解消したものである。図１２において、図１１と同様
の部分には同様の符号を付してあり、Ａｌ合金膜ｃの下
にはＴｉＮ膜ｂのみ設けてある。
【０００８】配線層１８Ａの形成工程を流用してパッド
層１４Ｂに重なるようにパッド層１８Ｂを形成する。そ
して、パッド層１８ＢにＡｕワイヤをボンディングす
る。
【０００９】
【発明が解決しようとする課題】図１２の配線構造によ
ると、高温下でＡｕワイヤボンディング部のせん断強度
が低下することが判明した。
【００１０】せん断強度は、シェアテストで測定するの
が通例である。シェアテストでは、ボンディング部のＡ
ｕボールをテンションゲージで真横から押してせん断強
度を測定する。通常、ＬＳＩでは、８０ｇ程度のせん断
強度があり、５０ｇ以下の場合を不良と判定する。
【００１１】一例として、図１２の構成において層１８
Ｂ、膜ｂ〜ｅの厚さを次の表１に示すように設定したＬ
ＳＩチップサンプルを作成した。
【００１２】
【表１】 ＬＳＩチップサンプルをエポキシ樹脂からなるプラスチ
ックパッケージにアセンブリした。そして、アセンブリ
完了直後にエポキシ樹脂を溶かし、層１８Ｂに対応する
Ａｕワイヤボンディング部についてシェアテストを行な
った。この結果、せん断強度は８０ｇであった。
【００１３】一方、ＬＳＩチップサンプルを上記と同様
のプラスチックパッケージにアセンブリした後、２００
℃の温度下に４時間放置してからエポキシ樹脂を溶か
し、層１８Ｂに対応するＡｕワイヤボンディング部につ
いてシェアテストを行なった。この結果、せん断強度は
２０ｇであり、せん断強度の低下が認められた。
【００１４】高温放置を２００℃で行なうのは、次の理
由による。すなわち、プラスチックパッケージの場合、
エポキシ樹脂を１８０℃前後で熱硬化しているので、常
識として１８０℃以上では使わない。しかし、消費電力
の増加に伴って自己発熱による温度上昇が５０℃になる
ものがある。一方、ＬＳＩの初期不良を取り除くために
出荷前にスクリーニング工程として１５０℃程度の高温
動作を数時間のあいだ行なわせる。このとき、雰囲気温
度１５０℃に自己発熱分の５０℃が加わると、２００℃
になることがある。
【００１５】上記したＬＳＩチップサンプルとの比較の
ために、図１１の構造を有する別のＬＳＩチップサンプ
ルを作成した。このサンプルでは、図１１の構造におい
て配線層１８Ａの形成工程を流用してパッド層１４Ｂに
重なるように図１２の１８Ｂと同様のパッド層１８Ｂ’
（図示せず）を作成し、パッド層１８Ｂ’にＡｕワイヤ
をボンディングした。この場合、層１８Ｂ’、膜ａ〜
ｃ，ｅの厚さを次の表２に示すように設定した。
【００１６】
【表２】 このようなサンプルについて上記したと同様にシェアテ
ストを行なった。この結果、アセンブリ直後のせん断強
度は８０ｇであり、２００℃４時間放置後のせん断強度
は８０ｇであった。従って、高温放置によるせん断強度
の低下は認められなかった。
【００１７】一般に、ＡｕワイヤとＡｌ膜との接合部に
はＡｕＡｌ2 ，Ａｕ2 Ａｌ等の金属間化合物の層が形成
され、これらの金属間化合物層の成長が高温下で促進さ
れると接合強度が低下することが知られている（例え
ば、日経ＢＰ社発行の「ＶＬＳＩパッケージング技術
（下）」の第２５〜２７頁等参照）。また、Ａｌ膜厚を
薄くするとせん断強度が低下することも知られている
（例えば、応用技術出版社発行の「半導体アセンブリ技
術とその高信頼化全自動化」の第１４８〜１５１頁等参
照）。これらの研究によると、金属間化合物層は、Ａｕ
とＡｌとの相互拡散によって形成される。ＡｌとＡｕが
互いに拡散しているときは、金属間化合物層が厚くなる
と共にせん断強度も増加する。さらに成長が進んでＡｌ
の供給がなくなり、Ａｕのみが拡散するようになると、
金属間化合物層の厚さは増加しなくなり、せん断強度が
低下し始める。つまり、供給できるＡｌの量が多い程
（Ａｌ膜厚が厚い程）、せん断強度が低下し始めるのに
時間を要することになる。
【００１８】上記したようにせん断強度が低下したサン
プルのボンディング部を観察したところ、パッド層１８
ＢのＡｌ（１μｍ）とＡｕワイヤのＡｕとが約５μｍの
厚さの金属間化合物層を形成していた。これらの金属間
化合物層は、厚いＡｕ5 Ａｌ2 層上に薄いＡｕ4 Ａｌ層
が重なった形になっており、Ａｕ5 Ａｌ2 ／Ａｕ4 Ａｌ
界面で破断していた。これに対して、せん断強度が低下
しなかったサンプルのボンディング部を観察したとこ
ろ、パッド層１４Ｂ，１８Ｂ’のＡｌ（１．４μｍ）と
ＡｕワイヤのＡｕとが約３μｍの厚さの金属間化合物層
を形成していた。これらの金属間化合物層は、厚いＡｕ
2 Ａｌ層上に薄いＡｕ5 Ａｌ2 層が重なった形になって
おり、Ａｕ2 Ａｌ／Ａｕ5 Ａｌ2 界面に破断は認められ
なかった。
【００１９】この発明の目的は、上下配線の接続部でＥ
Ｍ耐性を向上させると共に高温下でのワイヤボンディン
グ部のせん断強度低下を防止することができる新規な半
導体装置を提供することにある。
【００２０】
【課題を解決するための手段】この発明に係る半導体装
置は、多層配線構造を有するものであり、該多層配線構
造は、各々最も上の配線レベルの下の配線レベルに形成
された第１の配線層及び第１のパッド層であって、いず
れもＡｌ又はＡｌ合金膜を主体として構成されると共に
反射防止膜を最上層として有し、第１のパッド層のみ中
央部で反射防止膜が除去されているものと、前記第１の
配線層及び前記第１のパッド層を覆って形成された層間
絶縁膜であって、前記第１の配線層の一部及び前記第１
のパッド層の中央部にそれぞれ対応した第１及び第２の
接続孔を有するものと、各々最も上の配線レベルに形成
された第２の配線層及び第２のパッド層であって、いず
れもＡｌ又はＡｌ合金膜で構成されると共にそれぞれ前
記第１及び第２の接続孔を介して前記第１の配線層及び
前記第１のパッド層に接続されているものとを備え、前
記第２のパッド層にＡｕワイヤをボンディングするよう
になっている。
【００２１】
【作用】この発明の構成によると、第１の配線層の表面
に反射防止膜が残されるので、第１及び第２の配線層の
接続部でＥＭ耐性が劣化したり、第１の接続孔内にＡｌ
ヒロックが成長して導通不良を招いたりすることがなく
なる。
【００２２】また、第１のパッド層の表面では反射防止
膜が除去されるので、第１のパッド層を構成するＡｌ又
はＡｌ合金膜に第２のパッド層を構成するＡｌ又はＡｌ
合金膜が接触するようになり、第２のパッド層にＡｕワ
イヤをボンディングした後の高温放置では、ボンディン
グ部に第１及び第２のパッド層からＡｌが十分に供給さ
れる。従って、ボンディング部でのせん断強度の低下を
防止することができる。
【００２３】
【実施例】図１〜１０は、この発明の一実施例に係る多
層配線形成法を示すもので、各々の図に対応する工程
（１）〜（１０）を順次に説明する。
【００２４】（１）シリコンからなる半導体基板１０の
表面を覆うフィールド絶縁膜１２の上にＴｉ膜（抵抗低
減膜）ａ、ＴｉＮ（バリアメタル膜）ｂ、Ａｌ合金膜
（配線材膜）ｃ、Ｔｉ膜（抵抗低減膜）ｄ及びＴｉＮ膜
（反射防止膜）ｅを順次に堆積して配線材層１４を形成
する。
【００２５】（２）次に、１層目の配線パターニングを
行なう。すなわち、ＴｉＮ膜ｅの上にレジストを塗布し
てホトリソグラフィ処理を行なうことにより所望の配線
パターンに対応したレジスト層を形成する。このときの
レジストパターニングは、反射防止膜ｅを設けてあるた
め、微細加工が可能である。この後、レジスト層をマス
クとして配線材層１４を選択的にエッチングすることに
より配線層１４Ａ及びパッド層１４Ｂを形成する。
【００２６】Ａｌ合金膜ｃとしては、Ａｌ−Ｃｕ−Ｓｉ
合金膜を用いたが、他のＡｌ合金膜を用いてもよい。バ
リアメタル膜ｂ又は反射防止膜ｅとしては、ＴｉＮ膜の
代りにＴｉＯＮ膜を用いてもよい。膜ａ〜ｅの厚さは、
一例として、次の表３に示すように設定した。
【００２７】
【表３】 （３）次に、絶縁膜１２の上に層１４Ａ，１４Ｂを覆っ
て層間絶縁膜１６をＣＶＤ（ケミカル・ベーパー・デポ
ジション）法等により形成する。
【００２８】（４）次に、周知のホトリソグラフィ及び
エッチング処理により絶縁膜１２に接続孔１６ａ，１６
ｂを形成する。このとき、層１４Ａ，１４Ｂ上には、反
射防止膜ｅを残す。接続孔１６ａは、配線層１４Ａの一
部に対応したもので、１．０μｍ程度の直径を有する。
接続孔１６ｂは、パッド層１４Ｂの中央部（ボンディン
グ予定部）に対応したものである。
【００２９】（５）次に、絶縁膜１６の上に、接続孔１
６ａを覆い且つ接続孔１６ｂを露呈するようにレジスト
層２０を形成する。
【００３０】（６）次に、レジスト層２０及び絶縁膜１
６をマスクとしてパッド層１４Ｂの表面のＴｉ／ＴｉＮ
積層を選択的に除去し、その除去部にＡｌ合金膜ｃを露
呈させる。このときの除去方法としては、次の（イ）〜
（ハ）のいずれかの方法を用いることができる。
【００３１】（イ）塩素系のガスを用いてドライエッチ
ングを行なう。エッチング条件の一例を示すと、ＢＣｌ
3 ／Ｃｌ2 ＝８０／１２０ｓｃｃｍ、６ｍＴｏｒｒ、１
５秒である。
【００３２】（ロ）Ｏ2 ／ＣＨＦ3 アッシングを行な
う。このとき、Ｔｉ／ＴｉＮ積層が除去されるのに並行
してレジスト層２０も除去される。アッシング条件の一
例を示すと、Ｏ2 ／ＣＨＦ3 ＝５０／３ｓｃｃｍ、０．
２Ｔｏｒｒ、１２０秒である。
【００３３】（ハ）Ａｒ+ スパッタ（スパッタクリーニ
ング）を行なう。スパッタ条件の一例を示すと、Ａｒ
+ 、２．５ｍＴｏｒｒ、ＲＦパワー５００Ｗ、１２０秒
である。
【００３４】上記（イ）又は（ハ）の方法を用いた場合
は、Ｔｉ／ＴｉＮ積層を除去した後、レジスト層２０を
除去する。なお、Ｔｉ／ＴｉＮ積層は、層１４Ａ，１４
Ｂの形成後絶縁膜１６の形成前にレジストマスクを用い
てパッド層１４Ｂの表面でのみ選択的に除去してもよ
い。
【００３５】（７）次に、絶縁膜１６上に接続孔１６
ａ，１６ｂを覆ってＡｌ合金からなる配線材層１８を被
着する。
【００３６】（８）次に、配線材層１８をパターニング
することにより２層目の配線層１８Ａ及びパッド層１８
Ｂを形成する。層１８Ａ，１８Ｂを構成するＡｌ合金膜
の厚さは、一例として、１０００ｎｍとした。また、層
１８Ａ，１８Ｂを構成するＡｌ合金膜としては、Ａｌ−
Ｃｕ−Ｓｉ合金膜を用いたが、他のＡｌ合金膜を用いて
もよい。
【００３７】配線層１８Ａ及びパッド層１８Ｂは、それ
ぞれ接続孔１６ａ，１６ｂを介して配線層１４Ａ及びパ
ッド層１４Ｂに接続される。また、パッド層１８Ｂを構
成するＡｌ合金膜は、接続孔１６ｂ内のＴｉ／ＴｉＮ積
層除去部でパッド層１４ＢのＡｌ合金膜ｃと接触し、こ
の接触部におけるＡｌ合金膜の合計の厚さは１．４μｍ
になる。
【００３８】配線層１４Ａ，１８Ａの接続部では、Ｔｉ
Ｎ膜ｅを残したことによりＥＭ耐性が向上する。また、
層１８Ａ，１８Ｂの形成前に絶縁膜１６等に熱処理を施
すことがあっても、接続孔１６ａ内にＡｌヒロックが発
生せず、接続孔１６ａ内で良好な導通状態が得られる。
【００３９】（９）次に、絶縁膜１６の上に層１８Ａ，
１８Ｂを覆って保護絶縁膜２２を形成する。絶縁膜２２
としては、一例として、プラズマＣＶＤ法により１００
０ｎｍの厚さのシリコン窒化膜を形成した。
【００４０】（１０）次に、ホトリソグラフィ及びエッ
チング処理により接続孔１６ｂに対応した接続孔２２ｂ
を絶縁膜２２に形成する。
【００４１】この後、ウエハとしての基板１０をチップ
単位に分断し、個々のＬＳＩチップを得る。各ＬＳＩチ
ップをリードフレームに固着した後、パッド層１８Ｂに
Ａｕワイヤをボンディングする。
【００４２】このようにして得られるＬＳＩチップを前
述したと同様にプラスチックパッケージにアセンブリし
た。そして、前述したと同様にアセンブリ直後と２００
℃４時間放置後とでそれぞれシェアテストを行なった。
この結果、パッド層１８Ｂに対応するボンディング部の
せん断強度は、アセンブリ直後と２００℃４時間放置後
とでいずれも８０ｇであり、高温放置によるせん断強度
低下は認められなかった。これは、パッド層１４Ｂ，１
８ＢのＡｌ合金膜を接触させて合計厚さを１．４μｍと
したことで、ボンディング部へのＡｌ供給が十分となっ
たことによるものと考えられる。
【００４３】この発明は、上記実施例に限定されるもの
ではなく、種々の改変形態で実施可能である。例えば、
次のような変更が可能である。
【００４４】（１）３層配線構造の場合、２層目及び３
層目の配線にこの発明を適用すればよく、１層目の配線
にて反射防止膜を除去するか否かは任意である。
【００４５】（２）反射防止膜としては、ＴｉＮ，Ｔｉ
ＯＮに限らず、２００℃〜３００℃でＡｌが拡散しない
高融点金属等を用いることも可能である。
【００４６】（３）最上層の配線にＴｉＮ，ＴｉＯＮ等
の反射防止膜を被覆した場合、ボンディングすべき部分
で反射防止膜を除去してから該部分にＡｕワイヤをボン
ディングする。この結果、高いボンディング強度が得ら
れる。
【００４７】
【発明の効果】以上のように、この発明によれば、上下
配線の接続部でＥＭ耐性が向上すると共に高温下でのボ
ンディング部のせん断強度低下を防止できるので、高信
頼な多層配線構造を実現できる効果が得られるものであ
る。
【００４８】その上、接続孔内でのＡｌヒロック発生を
防止できるので、製造歩留りが向上する効果もある。
【図面の簡単な説明】
【図１】 この発明の一実施例に係る多層配線形成法に
おける配線材層形成工程を示す基板断面図である。
【図２】 図１の工程に続く配線パターニング工程を示
す基板断面図である。
【図３】 図２の工程に続く絶縁膜形成工程を示す基板
断面図である。
【図４】 図３の工程に続く接続孔形成工程を示す基板
断面図である。
【図５】 図４の工程に続くレジスト層形成工程を示す
基板断面図である。
【図６】 図５の工程に続くＴｉ／ＴｉＮ積層の選択的
除去工程を示す基板断面図である。
【図７】 図６の工程に続く配線材層形成工程を示す基
板断面図である。
【図８】 図７の工程に続く配線パターニング工程を示
す基板断面図である。
【図９】 図８の工程に続く絶縁膜形成工程を示す基板
断面図である。
【図１０】 図９の工程に続く接続孔形成工程を示す基
板断面図である。
【図１１】 従来の多層配線構造の一例を示す基板断面
図である。
【図１２】 従来の多層配線構造の他の例を示す基板断
面図である。
【符号の説明】
１０：半導体基板、１２，１６，２２：絶縁膜、１４
Ａ，１８Ａ：配線層、１４Ｂ，１８Ｂ：パッド層、２
０：レジスト層、ｅ：反射防止膜。
フロントページの続き (56)参考文献 特開 昭60−54462（ＪＰ，Ａ) 特開 昭57−28344（ＪＰ，Ａ) 特開 昭61−107752（ＪＰ，Ａ) 特開 昭64−89334（ＪＰ，Ａ) 特開 平１−151247（ＪＰ，Ａ) 特開 平１−316947（ＪＰ，Ａ) 特開 平２−153544（ＪＰ，Ａ) 特開 平４−348047（ＪＰ，Ａ) 特開 平２−271632（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/60 301

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】 多層配線構造を有する半導体装置であっ
    て、該多層配線構造は、 各々最も上の配線レベルの下の配線レベルに形成された
    第１の配線層及び第１のパッド層であって、いずれもＡ
    ｌ又はＡｌ合金膜を主体として構成されると共に反射防
    止膜を最上層として有し、第１のパッド層のみ中央部で
    反射防止膜が除去されているものと、 前記第１の配線層及び前記第１のパッド層を覆って形成
    された層間絶縁膜であって、前記第１の配線層の一部及
    び前記第１のパッド層の中央部にそれぞれ対応した第１
    及び第２の接続孔を有するものと、 各々最も上の配線レベルに形成された第２の配線層及び
    第２のパッド層であって、いずれもＡｌ又はＡｌ合金膜
    で構成されると共にそれぞれ前記第１及び第２の接続孔
    を介して前記第１の配線層及び前記第１のパッド層に接
    続されているものとを備え、前記第２のパッド層にＡｕ
    ワイヤをボンディングするようになっている半導体装
    置。
JP6145620A 1994-06-03 1994-06-03 半導体装置 Expired - Fee Related JP2757780B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP6145620A JP2757780B2 (ja) 1994-06-03 1994-06-03 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP6145620A JP2757780B2 (ja) 1994-06-03 1994-06-03 半導体装置

Publications (2)

Publication Number Publication Date
JPH07335690A JPH07335690A (ja) 1995-12-22
JP2757780B2 true JP2757780B2 (ja) 1998-05-25

Family

ID=15389235

Family Applications (1)

Application Number Title Priority Date Filing Date
JP6145620A Expired - Fee Related JP2757780B2 (ja) 1994-06-03 1994-06-03 半導体装置

Country Status (1)

Country Link
JP (1) JP2757780B2 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2974022B1 (ja) 1998-10-01 1999-11-08 ヤマハ株式会社 半導体装置のボンディングパッド構造
JP6136644B2 (ja) * 2013-06-28 2017-05-31 富士電機株式会社 半導体圧力センサ装置およびその製造方法
JP7379845B2 (ja) * 2019-03-28 2023-11-15 セイコーエプソン株式会社 半導体装置、半導体装置の製造方法、電子デバイス、電子機器および移動体

Also Published As

Publication number Publication date
JPH07335690A (ja) 1995-12-22

Similar Documents

Publication Publication Date Title
JP2974022B1 (ja) 半導体装置のボンディングパッド構造
US4970574A (en) Electromigrationproof structure for multilayer wiring on a semiconductor device
US20050250255A1 (en) Over-passivation process of forming polymer layer over IC chip
JP3177968B2 (ja) 半導体装置及びその製造方法
JP3149846B2 (ja) 半導体装置及びその製造方法
JP3389517B2 (ja) チップサイズパッケージ及びその製造方法
JP2001203205A (ja) 半導体装置及びその製造方法
JP3106493B2 (ja) 半導体装置
JP2757780B2 (ja) 半導体装置
JP2001257226A (ja) 半導体集積回路装置
JP2757796B2 (ja) 半導体集積回路装置
JP3158598B2 (ja) 半導体装置およびその製造方法
JPH06177200A (ja) 半導体集積回路装置の形成方法
JPH07335647A (ja) 半導体装置
JPS63318742A (ja) 半導体集積回路装置及びその製造方法
JPH04731A (ja) 半導体装置及びその製造方法
JP3510943B2 (ja) 半導体装置の製造方法
KR20040054097A (ko) 반도체 소자의 본딩 패드와 이의 형성 방법
JPS5863150A (ja) 半導体装置の製造方法
JPH11186269A (ja) 半導体集積回路およびその製造方法
JP2947800B2 (ja) 半導体装置
JP2987905B2 (ja) 半導体装置
JP2723023B2 (ja) 半導体装置およびその製造方法
JPH01233739A (ja) 半導体装置の製造方法
JP2000208520A (ja) 半導体集積回路装置およびその製造方法

Legal Events

Date Code Title Description
S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313532

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090313

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090313

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100313

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110313

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110313

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120313

Year of fee payment: 14

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130313

Year of fee payment: 15

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140313

Year of fee payment: 16

LAPS Cancellation because of no payment of annual fees