JPS59203290A - アドレス変換制御方式 - Google Patents
アドレス変換制御方式Info
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- JPS59203290A JPS59203290A JP58077418A JP7741883A JPS59203290A JP S59203290 A JPS59203290 A JP S59203290A JP 58077418 A JP58077418 A JP 58077418A JP 7741883 A JP7741883 A JP 7741883A JP S59203290 A JPS59203290 A JP S59203290A
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- JP
- Japan
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- address
- addressing
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
- G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
- G06F12/1045—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB] associated with a data cache
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はアドレス変換制御方式に関する。
データ処理装置において、命令処理装置はメモリアクセ
スを要求するアドレスとして論理アドレス（Ｌ Ａ ：
Ｌｏｇｉｃａｌ Ａｄｄｒｅｓｓ ）を発生する。命令
処理装置は動的アドレス変換機構を使って笑アトＬ／
ス（ＲＡ ： Ｒｅａｌ Ａｄｄｒｅｓｓ ）に変換し
、ブリフィック変換を伴なう場合はさらにこの実アドレ
スをブリフィックス変換してブリフィクスド・アドレス
（Ｐ Ｘ Ａ ＋ Ｐｒｅｆｉｘｅｄ Ａｄｄｒｅｓｓ
） （絶対アドレスＡ Ａ ＋ Ａｂｓｏｌｕｔｅ
Ａｄｄｒｅｓｓともいう）とし、このアドレスをメモリ
制御装置に与える。メモリ制御装置はそのアドレスが有
効なメモリアドレスであるかのチェックを行なう。これ
はアドレッシング・チーツクと称する。データ処理装置
にはシステムによって種々の容量の主メモリが組み込ま
れるが、アドレスのビット数によって実際の主メモリ容
量を越えてアドレスする可能性がある。例えばアドレス
のビット数が２４ビツトであれば、１６ＭＢのメモリ空
間をアドレス可能であり、３１ビツトであれば２ＧＢの
メモリ空間をアドレス可能である。従って与えられたア
ドレスがシステムに応じて予じめ決められた主メモリ容
量を越えているかをチェックし、越えていればアドレッ
シング・エラーとしてアドレス例外割込みを起こす。ま
たシステムによっては主メモリを例えば２ＭＢ毎にユニ
ット分けし、各ユニットの物理アドレス（Ｐ Ａ ：Ｐ
ｈｙｓｉｃａｌＡｄｄｒｅｓｓ ）とブリフィクスド・
アドレスとをフローティング・アドレス・レジスタ（Ｆ
１ｏａｔ ｉｎｇＡｄｄ ｒｅｓｓ拗ｇｉｓｔｅｒ
）で対応付けて実際の主メモリをアクセスするようにし
ている。このＦＡＲはｔ タ有効なメモリアドレスであ
るかを示す有効ビットｖを有する。これはユニット毎に
物理的に実装されていないとか、パワー・オフされてｂ
るとかあるいはその他使えない条件のとき。
スを要求するアドレスとして論理アドレス（Ｌ Ａ ：
Ｌｏｇｉｃａｌ Ａｄｄｒｅｓｓ ）を発生する。命令
処理装置は動的アドレス変換機構を使って笑アトＬ／
ス（ＲＡ ： Ｒｅａｌ Ａｄｄｒｅｓｓ ）に変換し
、ブリフィック変換を伴なう場合はさらにこの実アドレ
スをブリフィックス変換してブリフィクスド・アドレス
（Ｐ Ｘ Ａ ＋ Ｐｒｅｆｉｘｅｄ Ａｄｄｒｅｓｓ
） （絶対アドレスＡ Ａ ＋ Ａｂｓｏｌｕｔｅ
Ａｄｄｒｅｓｓともいう）とし、このアドレスをメモリ
制御装置に与える。メモリ制御装置はそのアドレスが有
効なメモリアドレスであるかのチェックを行なう。これ
はアドレッシング・チーツクと称する。データ処理装置
にはシステムによって種々の容量の主メモリが組み込ま
れるが、アドレスのビット数によって実際の主メモリ容
量を越えてアドレスする可能性がある。例えばアドレス
のビット数が２４ビツトであれば、１６ＭＢのメモリ空
間をアドレス可能であり、３１ビツトであれば２ＧＢの
メモリ空間をアドレス可能である。従って与えられたア
ドレスがシステムに応じて予じめ決められた主メモリ容
量を越えているかをチェックし、越えていればアドレッ
シング・エラーとしてアドレス例外割込みを起こす。ま
たシステムによっては主メモリを例えば２ＭＢ毎にユニ
ット分けし、各ユニットの物理アドレス（Ｐ Ａ ：Ｐ
ｈｙｓｉｃａｌＡｄｄｒｅｓｓ ）とブリフィクスド・
アドレスとをフローティング・アドレス・レジスタ（Ｆ
１ｏａｔ ｉｎｇＡｄｄ ｒｅｓｓ拗ｇｉｓｔｅｒ
）で対応付けて実際の主メモリをアクセスするようにし
ている。このＦＡＲはｔ タ有効なメモリアドレスであ
るかを示す有効ビットｖを有する。これはユニット毎に
物理的に実装されていないとか、パワー・オフされてｂ
るとかあるいはその他使えない条件のとき。
プログラム的に、あるいはマニュアルでＶビットが０に
されている。この場合、同様にアドレッシング・エラー
としてアドレス例外割込みを起こす。
されている。この場合、同様にアドレッシング・エラー
としてアドレス例外割込みを起こす。
このように、メモリアクセスを行なおうとする都度アド
レッシング・チーツクを行なうために、制御が複雑とな
り、またアドレッシング・エラーの検出時期が遅いこと
から、一層制御を複雑にしている。
レッシング・チーツクを行なうために、制御が複雑とな
り、またアドレッシング・エラーの検出時期が遅いこと
から、一層制御を複雑にしている。
本発明の目的はアドレッシング・チーツクを簡易化し、
制御を容易にするアドレス変換制御方式を提供すること
にある。
制御を容易にするアドレス変換制御方式を提供すること
にある。
本発明は、論理アドレスとこの論理アドレスに対応する
実アドレスとのアドレス変換対を複数保持するアドレス
変換バッファ（ＴＬＢ。
実アドレスとのアドレス変換対を複数保持するアドレス
変換バッファ（ＴＬＢ。
Ｔｒａｎｓｌａｔｉｏｎ Ｌｏｏｋａｓｉｄｅ Ｂｕｆ
ｆｅｒ ）を含む動的アドレス変換手段を備え、このＴ
ＬＢにアドレス変換対を登録する時にアトレンジング・
チーツクを行ない、アドレッシング・エラーが生じなか
った変換対のみを登録し、アドレッシング・エラーが生
じた変換対の登録を抑止する。
ｆｅｒ ）を含む動的アドレス変換手段を備え、このＴ
ＬＢにアドレス変換対を登録する時にアトレンジング・
チーツクを行ない、アドレッシング・エラーが生じなか
った変換対のみを登録し、アドレッシング・エラーが生
じた変換対の登録を抑止する。
このような構成をとることにより、アドレス変換に合わ
せてアドレッシング・チーツクが行なわれたこととなり
、ＴＬＢに登録されたアドレスのアドレッシング・チェ
ックを省略することができる。
せてアドレッシング・チーツクが行なわれたこととなり
、ＴＬＢに登録されたアドレスのアドレッシング・チェ
ックを省略することができる。
以下本発明の一実施例を図面を参照して詳細に説明する
。
。
第１図は本発明の一実施例を示す全体ブロック図である
。図において、命令処理装置（ＩＰＩＩｎｓｔｒｕｃｔ
ｉｏｎ Ｐｒｏｃｅｓｓｏｒ ）はメモリアクセスを要
求するアドレスを線１１に与え、レジスタ１６にセント
する。アドレスは例えば２４ビツトであり、ビット位置
をピッ）８−３１とする。同時に線１２に線１１のアド
レスが論理アドレスか実アドレスかを示すＬ／Ｒモード
信号を与え、同じくレジスタ１６にセットする。Ｌ／Ｒ
モード信号がゝｌのとき論理アドレスであり、１のとき
実アドレスである。まず論理アドレスが与えられる場合
を中心に説明する。よってレジスタ１５を論理アドレス
レジスタ（Ｌ Ａ Ｒ； Ｌｏｇｉｃａｌ Ａｄｄｒｅ
ｓｓＲｅｇｉｓｔｅｒ ）と称する。アドレス変換バッ
ファＴＬＢ１４は多数のエントリを有し、各エントリに
論理アドレスＬＡとその論理アドレスに対応する実アド
レスＲＡとのアドレス変換対を保持する。
。図において、命令処理装置（ＩＰＩＩｎｓｔｒｕｃｔ
ｉｏｎ Ｐｒｏｃｅｓｓｏｒ ）はメモリアクセスを要
求するアドレスを線１１に与え、レジスタ１６にセント
する。アドレスは例えば２４ビツトであり、ビット位置
をピッ）８−３１とする。同時に線１２に線１１のアド
レスが論理アドレスか実アドレスかを示すＬ／Ｒモード
信号を与え、同じくレジスタ１６にセットする。Ｌ／Ｒ
モード信号がゝｌのとき論理アドレスであり、１のとき
実アドレスである。まず論理アドレスが与えられる場合
を中心に説明する。よってレジスタ１５を論理アドレス
レジスタ（Ｌ Ａ Ｒ； Ｌｏｇｉｃａｌ Ａｄｄｒｅ
ｓｓＲｅｇｉｓｔｅｒ ）と称する。アドレス変換バッ
ファＴＬＢ１４は多数のエントリを有し、各エントリに
論理アドレスＬＡとその論理アドレスに対応する実アド
レスＲＡとのアドレス変換対を保持する。
アドレス変換対として保持されるのは例えばＬＡはビッ
ト８−１０であり、ＲＡはビット８−１９である。各エ
ントリにはさらにＬ４ビ・アトとそのエンｌ−ＩＪが有
効か否かを示す有効ビ・アト■がある。ＴＬＢ１４から
はＬ Ａ Ｒ１３の論理アドレスの一音６（例えばアド
レスのビット８−３１の２４ピント内、ビット１１−１
９の９ビツト）をＴＬＢＯカラムアドレスとして一対の
変換対が読み出される。ＴＬＢ１４から読み出されたＬ
ＡはＬ／Ｒ，ビｙ’ｐを含めてＬＡＲ１３の同ピント位
置同志が比較器１５で比較される。■ビ・ノドが１“で
かつ比較が一致すると、要求するアドレスに対する変換
対がＴＬＢに登録されていることを意味し、比較器１５
は線１５ＡＩＣＩｎ ＴＬＢ （ＩＴＬＢ ）信号を出
力する。ＩＴＬＢ信号に応じてＡＮＤゲート１６が開き
、ＴＬＢ１４から読出された対応の実アドレスをメモリ
アドレスとして出力する。このアドレスはバッファ記憶
装置（Ｂ Ｓ ： ＢｕｆｆｅｒＳｔｏｒａｇｅ ）
１７あるいは記憶制御装置（ＳＣ。
ト８−１０であり、ＲＡはビット８−１９である。各エ
ントリにはさらにＬ４ビ・アトとそのエンｌ−ＩＪが有
効か否かを示す有効ビ・アト■がある。ＴＬＢ１４から
はＬ Ａ Ｒ１３の論理アドレスの一音６（例えばアド
レスのビット８−３１の２４ピント内、ビット１１−１
９の９ビツト）をＴＬＢＯカラムアドレスとして一対の
変換対が読み出される。ＴＬＢ１４から読み出されたＬ
ＡはＬ／Ｒ，ビｙ’ｐを含めてＬＡＲ１３の同ピント位
置同志が比較器１５で比較される。■ビ・ノドが１“で
かつ比較が一致すると、要求するアドレスに対する変換
対がＴＬＢに登録されていることを意味し、比較器１５
は線１５ＡＩＣＩｎ ＴＬＢ （ＩＴＬＢ ）信号を出
力する。ＩＴＬＢ信号に応じてＡＮＤゲート１６が開き
、ＴＬＢ１４から読出された対応の実アドレスをメモリ
アドレスとして出力する。このアドレスはバッファ記憶
装置（Ｂ Ｓ ： ＢｕｆｆｅｒＳｔｏｒａｇｅ ）
１７あるいは記憶制御装置（ＳＣ。
Ｓｔｏｒａｇｅ Ｃｏｎｔｒｏｌｌｅｒ ）に与えられ
る。
る。
比較が一致しないか、Ｖビットが′０“であると、要求
するアドレスに対する変換対がＴＬＢに登録されていな
いことを意味し、比較器１５は線１５ＢＶＣＮｏｔｉｎ
ＴＬＢ （ＮＴＬＢ ）信号を出力し、アドレス・トラ
ンスレータ１８に与える。アドレス・トランスレータ１
８の詳細は第２図、第３図に示される。ＴＬＢ１４、ア
ドレス・トランスレータ１８で動的アドレス変換機構を
構成する。アドレス・トランスレータ１８は周知のアド
レス変換テーブルによって、ＬＡＲ１３の論理アドレス
を実アドレスに変換する。アドレス変換テーブルを構成
するセグメント・テーブルとページ・テーブルはＢ５１
７に格納されている。アドレス・トランスレータ１８は
ＮＴＬＢ信号に応じてＲ８１７に線１８Ａ、１８Ｂを介
してＴＬＢ要求（ＴＬル・エントリ・アドレス（ＳＴＥ
Ａ）、ページ・テーブル・エントリ・アドレス（ＰＴＥ
Ａ）を決められたステートに従って順次送る。ＢＣ１７
はそれに応じて、セグメント・テーブル、ページテーブ
ルを読出し、線１７Ａ、１７Ｂを介してＴＬＢアドバン
ス（ＴＬＢ ＡＤＶ）信号と共にページ・テーブルの
先頭アドレスであるページ・テーブル・オリジン・アド
レス（ＰＴＯＡ； Ｐａｇｅ ’ｆ’ａｂｌｅ Ｏｒｉ
ｇｉｎｅ Ａｄｄｒｅｓｓ ）、ページ−７レーム・実
アトｖ ス（Ｐ Ｆ ＲＡ ｒ Ｐａｇｅ Ｆｒａｍｅ
ＲｅａｌＡｄｄｒｅｓｓ ）を順次アドレス・トラン
スレータ１８に送る。これによって求められた実アドレ
スを、アドレス・トランスレータ１８から線１８ＣのＦ
ＡＲ要求（ＦＡＲＲＥＱ）信号を伴なって、線１８、Ｄ
を介してＳＣのアドレス・チェック・ユニット１９へ送
る。アトレンジング・チーツク・ユニット１９は送られ
てきた実アドレスのアドレッシング・チェックを行なう
。アドレッシング・チーツク・ユニット１９の詳細は第
４図に示されアドレッシング・チーツクを行なうと、線
１９Ａを介するＦＡＲアドバンス（ＦＡＲＡＤＶ）信号
と共に、チェック結果であるアドレス例外（ＡＤＲＥＸ
Ｐ）信号を線１９Ｂを介してアドレス・トランスレータ
１８へ返送スる。ＡＤＲＥＸＰ信号は、アドレッシング
・エラー検出時１であり、アドレッシング・エラーが検
出されないとき０である。
するアドレスに対する変換対がＴＬＢに登録されていな
いことを意味し、比較器１５は線１５ＢＶＣＮｏｔｉｎ
ＴＬＢ （ＮＴＬＢ ）信号を出力し、アドレス・トラ
ンスレータ１８に与える。アドレス・トランスレータ１
８の詳細は第２図、第３図に示される。ＴＬＢ１４、ア
ドレス・トランスレータ１８で動的アドレス変換機構を
構成する。アドレス・トランスレータ１８は周知のアド
レス変換テーブルによって、ＬＡＲ１３の論理アドレス
を実アドレスに変換する。アドレス変換テーブルを構成
するセグメント・テーブルとページ・テーブルはＢ５１
７に格納されている。アドレス・トランスレータ１８は
ＮＴＬＢ信号に応じてＲ８１７に線１８Ａ、１８Ｂを介
してＴＬＢ要求（ＴＬル・エントリ・アドレス（ＳＴＥ
Ａ）、ページ・テーブル・エントリ・アドレス（ＰＴＥ
Ａ）を決められたステートに従って順次送る。ＢＣ１７
はそれに応じて、セグメント・テーブル、ページテーブ
ルを読出し、線１７Ａ、１７Ｂを介してＴＬＢアドバン
ス（ＴＬＢ ＡＤＶ）信号と共にページ・テーブルの
先頭アドレスであるページ・テーブル・オリジン・アド
レス（ＰＴＯＡ； Ｐａｇｅ ’ｆ’ａｂｌｅ Ｏｒｉ
ｇｉｎｅ Ａｄｄｒｅｓｓ ）、ページ−７レーム・実
アトｖ ス（Ｐ Ｆ ＲＡ ｒ Ｐａｇｅ Ｆｒａｍｅ
ＲｅａｌＡｄｄｒｅｓｓ ）を順次アドレス・トラン
スレータ１８に送る。これによって求められた実アドレ
スを、アドレス・トランスレータ１８から線１８ＣのＦ
ＡＲ要求（ＦＡＲＲＥＱ）信号を伴なって、線１８、Ｄ
を介してＳＣのアドレス・チェック・ユニット１９へ送
る。アトレンジング・チーツク・ユニット１９は送られ
てきた実アドレスのアドレッシング・チェックを行なう
。アドレッシング・チーツク・ユニット１９の詳細は第
４図に示されアドレッシング・チーツクを行なうと、線
１９Ａを介するＦＡＲアドバンス（ＦＡＲＡＤＶ）信号
と共に、チェック結果であるアドレス例外（ＡＤＲＥＸ
Ｐ）信号を線１９Ｂを介してアドレス・トランスレータ
１８へ返送スる。ＡＤＲＥＸＰ信号は、アドレッシング
・エラー検出時１であり、アドレッシング・エラーが検
出されないとき０である。
アドレス・トランスレータ１８は線１９ＡのＦＡＲＡＤ
Ｖ信号および１３１９ＢのＡＤＲＥＸＰ信号に応答し、
ＡＤＲＥＸＰ信号が′０“のとき、線１ｓＥのＴＬＢ更
新（ＴＩ、Ｂ ＵＰＤ）信号および線１８ＦのＶ信号
を共に′″１“にし、線１８Ｇにアドレス変換されたア
ドレスを載せる。Ｔ Ｌ Ｂ１４はＴＬ’Ｂ ＵＰＤ
信号が１“になったことに応じて、Ｌ Ａ Ｒ１５のＬ
／Ｒビット、ＬＡのビット８〜１０、几Ａ Ｒ２０のＫ
Ａのピント８〜１９およびＶビットを、Ｌ Ａ Ｒ１３
のＬＡのビット１１〜１９が示すエントリ（カラム）に
書込む。これによって新たなアドレス変換対が異なる変
換対に代ってＴＬＢに登録される。ＡＤＲＥＸＰ信号が
１１のとき、即ちアドレ・ノシング・エラーが検出され
たとき、アドレス・トランスレーク１８はＴＬＢＵＰＤ
信号を０“とじ、ＴＬＢ１４への新たなアドレス変換対
の登録を抑止する。ＩＰはＳＣからＡＤＲＥＸＰ信号＝
″′１“により、アドレス例外割込みを起こす。
Ｖ信号および１３１９ＢのＡＤＲＥＸＰ信号に応答し、
ＡＤＲＥＸＰ信号が′０“のとき、線１ｓＥのＴＬＢ更
新（ＴＩ、Ｂ ＵＰＤ）信号および線１８ＦのＶ信号
を共に′″１“にし、線１８Ｇにアドレス変換されたア
ドレスを載せる。Ｔ Ｌ Ｂ１４はＴＬ’Ｂ ＵＰＤ
信号が１“になったことに応じて、Ｌ Ａ Ｒ１５のＬ
／Ｒビット、ＬＡのビット８〜１０、几Ａ Ｒ２０のＫ
Ａのピント８〜１９およびＶビットを、Ｌ Ａ Ｒ１３
のＬＡのビット１１〜１９が示すエントリ（カラム）に
書込む。これによって新たなアドレス変換対が異なる変
換対に代ってＴＬＢに登録される。ＡＤＲＥＸＰ信号が
１１のとき、即ちアドレ・ノシング・エラーが検出され
たとき、アドレス・トランスレーク１８はＴＬＢＵＰＤ
信号を０“とじ、ＴＬＢ１４への新たなアドレス変換対
の登録を抑止する。ＩＰはＳＣからＡＤＲＥＸＰ信号＝
″′１“により、アドレス例外割込みを起こす。
これてより、Ｔ Ｌ Ｂ１４に登録されているアドレス
変換対は一旦アドレッシング・チェ・ツクを受け、アト
レンジング・エラーが生じないものだけであり、メモリ
アクセス時、必らずＴＬＢを参照することにより、ＴＬ
Ｂに登録されていれば、ＴＬＢから得られた実アドレス
はアドレッシング・チーツクを行なうことなく、主メモ
リに与えることができる。アドレ・ノシング・チーツク
の時期は、ＴＬＢ未登録時のアドレス変換の時と早いた
め、アドレ・ノシング・エラーが生じても、制御が複雑
にならない。
変換対は一旦アドレッシング・チェ・ツクを受け、アト
レンジング・エラーが生じないものだけであり、メモリ
アクセス時、必らずＴＬＢを参照することにより、ＴＬ
Ｂに登録されていれば、ＴＬＢから得られた実アドレス
はアドレッシング・チーツクを行なうことなく、主メモ
リに与えることができる。アドレ・ノシング・チーツク
の時期は、ＴＬＢ未登録時のアドレス変換の時と早いた
め、アドレ・ノシング・エラーが生じても、制御が複雑
にならない。
実アドレス・モードにおいては、ＩＰはメモリアクセス
を要求するアドレスとして線１２を１として線１１に実
アドレスを与える。この場合も、論理アドレス・モード
の時と同様に、ＬＡＲ１５にセントされた実アドレスの
ビット１１〜１９で指定される’Ｉ”ＬＢのエントリの
内容を読み出し、比較器１５で比較を行なう。一致した
場合、ＩＴＬＢ信号でＡＮＤ回路１６が開かれ、ＴＬＢ
１４から読み出された実アドレスが出力される。不一致
の場合、ＮＴＬＢ信号でアドレス・トランスレータ１８
が起動される。実アドレス・モード時、アドレス・トラ
ンスレータ１８はＬＡＲ１３の実アドレスをそのままア
ドレッシング・チェック・ユニット１９に転送し、アド
レッシング・チーツクに供する。アドレス・トランスレ
ータ１８はＡＤＲ，ＥＸＰ信号に応じて、論理アドレス
・モード時と同様に’Ｉ’ＬＢ ＵＰＤ信号を出力す
る。
を要求するアドレスとして線１２を１として線１１に実
アドレスを与える。この場合も、論理アドレス・モード
の時と同様に、ＬＡＲ１５にセントされた実アドレスの
ビット１１〜１９で指定される’Ｉ”ＬＢのエントリの
内容を読み出し、比較器１５で比較を行なう。一致した
場合、ＩＴＬＢ信号でＡＮＤ回路１６が開かれ、ＴＬＢ
１４から読み出された実アドレスが出力される。不一致
の場合、ＮＴＬＢ信号でアドレス・トランスレータ１８
が起動される。実アドレス・モード時、アドレス・トラ
ンスレータ１８はＬＡＲ１３の実アドレスをそのままア
ドレッシング・チェック・ユニット１９に転送し、アド
レッシング・チーツクに供する。アドレス・トランスレ
ータ１８はＡＤＲ，ＥＸＰ信号に応じて、論理アドレス
・モード時と同様に’Ｉ’ＬＢ ＵＰＤ信号を出力す
る。
ＲＡＲ２０にはＬＡＲ１３の実アドレスがＡＮＤ回路２
１を介してセットされており、アドレッシング・エラー
が生じなかった時、同じ笑アドレスの対がＴＬＢ１４に
登録される。アドレッシング・エラーが生じた時は、論
理アドレス・モード時と同様にＴ、ＬＢ１４への登録が
抑止される。
１を介してセットされており、アドレッシング・エラー
が生じなかった時、同じ笑アドレスの対がＴＬＢ１４に
登録される。アドレッシング・エラーが生じた時は、論
理アドレス・モード時と同様にＴ、ＬＢ１４への登録が
抑止される。
次にアドレス・トランスレータ１已について、第２図、
第６図を参照して説明する。
第６図を参照して説明する。
アドレス・トランスレータ１８はステート制御ユニット
６１を備え、ステート制御ユニット６１の制御のもとに
アドレス・トランスレータ１８のステート制御を行なう
。さらにアドレス・トランスレーク１８はセグメント・
テーブルの先頭アドレスを保持するセグメント・テーブ
ル・オリジｙ −７）” Ｖス−Ｖジスタ（Ｓ Ｔ Ｏ
Ｒ＋ ＳｅｇｒｒｅｎｔＴａｂｌｅ Ｏｒｉｇｉｎｅ
Ａｄｄｒｅｓｓ ＆ｇｉｓｔｅｒ ） ３２、セレクタ
３３゜６４、加算器６５を備える。ステート制御ユニッ
ト３１は第６図に詳細に図示される。ステート制御ユニ
ット６１は、比較器１５から線１５Ｂを介してＮＴＬＢ
信号を、またその時のＬＡＲ１３のＬ／Ｒビットを線１
５Ａを介してそれぞれ受け、ＡＮＤ回路５１および５２
に入力する。Ｌ／Ｒビットが０、即ち論理アドレス・モ
ード時、ＡＮＤ回路５１が開き、（λｅｔｓＴＢラッチ
５６をセットする。ＧｅｔＳＴＥラッチ５３のセット出
力はＯＲ回路５６を介し−Ｃ’ｌ’ＬＢ ＲＥＱ信号
としてＢＳ （第１図）へ送られる。ＧｅｔＳＴＥラッ
チ５６のセット出力はまたセレクタ６６および６４（第
２図）に与えられる。セレクタ６６はこの信号でＳ Ｔ
ＯＲ３２を選択し、セレクタ６４はＬＡＲ１３からの
論理アドレスのセグメント・フィールドであるビット８
〜１１を選択する。加算器５５は両者を加算し、結果を
セグメント・テーブル・エントリ・アドレス（ＳＴ Ｅ
Ａ ＩＳｅｇｍｅｎｔ Ｔａｂｌｅ Ｅｎｔｒｙ Ａ
ｄｄｒｅｓｓ ）として線１８Ｂを介してＢＳへ送る。
６１を備え、ステート制御ユニット６１の制御のもとに
アドレス・トランスレータ１８のステート制御を行なう
。さらにアドレス・トランスレーク１８はセグメント・
テーブルの先頭アドレスを保持するセグメント・テーブ
ル・オリジｙ −７）” Ｖス−Ｖジスタ（Ｓ Ｔ Ｏ
Ｒ＋ ＳｅｇｒｒｅｎｔＴａｂｌｅ Ｏｒｉｇｉｎｅ
Ａｄｄｒｅｓｓ ＆ｇｉｓｔｅｒ ） ３２、セレクタ
３３゜６４、加算器６５を備える。ステート制御ユニッ
ト３１は第６図に詳細に図示される。ステート制御ユニ
ット６１は、比較器１５から線１５Ｂを介してＮＴＬＢ
信号を、またその時のＬＡＲ１３のＬ／Ｒビットを線１
５Ａを介してそれぞれ受け、ＡＮＤ回路５１および５２
に入力する。Ｌ／Ｒビットが０、即ち論理アドレス・モ
ード時、ＡＮＤ回路５１が開き、（λｅｔｓＴＢラッチ
５６をセットする。ＧｅｔＳＴＥラッチ５３のセット出
力はＯＲ回路５６を介し−Ｃ’ｌ’ＬＢ ＲＥＱ信号
としてＢＳ （第１図）へ送られる。ＧｅｔＳＴＥラッ
チ５６のセット出力はまたセレクタ６６および６４（第
２図）に与えられる。セレクタ６６はこの信号でＳ Ｔ
ＯＲ３２を選択し、セレクタ６４はＬＡＲ１３からの
論理アドレスのセグメント・フィールドであるビット８
〜１１を選択する。加算器５５は両者を加算し、結果を
セグメント・テーブル・エントリ・アドレス（ＳＴ Ｅ
Ａ ＩＳｅｇｍｅｎｔ Ｔａｂｌｅ Ｅｎｔｒｙ Ａ
ｄｄｒｅｓｓ ）として線１８Ｂを介してＢＳへ送る。
ＢＳはこれに応じてセグメント・テーブルの読み出しを
行ない、ＴＬＢ ＡＤＶ信号を伴なってページ・テー
ブルの先頭アドレスであるＰＴＯＡを送ってぐる。
行ない、ＴＬＢ ＡＤＶ信号を伴なってページ・テー
ブルの先頭アドレスであるＰＴＯＡを送ってぐる。
ステート制御ユニット６１はＴＬＢ ＡＤＶ信号に応
じてＡＮＤ回路５４が開き、Ｇｅｔ Ｐ Ｔ Ｅ ラッ
チ５５ヲセツトする。同時にＧｅｔＳＴＥランチ５６を
リセットする０ （３ｅｔＰＴＥう・ンチ５５のセット
出力はＯＲ回路５６を介してＴＬＢ ＲＦｉＱ信号と
してＢＳへ再び送られる。ＧｅｔＰＴＥラッチ５３のセ
ット出力に応じて、セレクタ３６は線１７Ｂを介して転
送されてきたＰＴＯＡを選択し、セレクタ３４は論理ア
ドレスのページ・フィールドであるビット１２〜１９を
選択する。加算器３５は両者を加算し、結果をページ・
テーブル・エンドＩＪ 、 ７ドＬ／ 、Ｘ （Ｐ Ｔ
ＥＡ ：Ｐａｇｅ Ｔａｂｌｅ Ｅｎｔｒｙ Ａｄｄｒ
ｅｓｓ ）として線１８Ｂを介してＢＳへ送る。ＢＳは
これに応じてページ・テーブルの読出しを行ない、ＴＬ
Ｂ ＡＤＶ信号を伴なって実アドレスのページアドレ
ス部であるＰＦＲＡを送ってくる。
じてＡＮＤ回路５４が開き、Ｇｅｔ Ｐ Ｔ Ｅ ラッ
チ５５ヲセツトする。同時にＧｅｔＳＴＥランチ５６を
リセットする０ （３ｅｔＰＴＥう・ンチ５５のセット
出力はＯＲ回路５６を介してＴＬＢ ＲＦｉＱ信号と
してＢＳへ再び送られる。ＧｅｔＰＴＥラッチ５３のセ
ット出力に応じて、セレクタ３６は線１７Ｂを介して転
送されてきたＰＴＯＡを選択し、セレクタ３４は論理ア
ドレスのページ・フィールドであるビット１２〜１９を
選択する。加算器３５は両者を加算し、結果をページ・
テーブル・エンドＩＪ 、 ７ドＬ／ 、Ｘ （Ｐ Ｔ
ＥＡ ：Ｐａｇｅ Ｔａｂｌｅ Ｅｎｔｒｙ Ａｄｄｒ
ｅｓｓ ）として線１８Ｂを介してＢＳへ送る。ＢＳは
これに応じてページ・テーブルの読出しを行ない、ＴＬ
Ｂ ＡＤＶ信号を伴なって実アドレスのページアドレ
ス部であるＰＦＲＡを送ってくる。
ステート制御ユニット５１はＴＬＢ ＡＤＶ信号に応
じてＡＮＤ回路５７が開き、ＧｅｔＤＡＴＡラッチ５８
をセントする。同時にＧｅｔ Ｐ Ｔ Ｅラッチ５５を
リセットする。ＧｅｔＤＡＴＡラッチ５８のセット出力
は線１８Ｃを介してアドレッシング・チーツク・ユニッ
ト１９へＦ’ＡｆＬ ＲＥＱ信号として送られる。Ｇｅ
ｔ Ｄ Ａ Ｔ Ａラッチ５８のセット出力に応じて、
セレクタ３６は線１７Ｂを介して転送されてきたＰＦＲ
Ａを選択し、セレクタ６４は論理アドレスのバイト・フ
ィールドであるビット２０〜３１を選択する。加算器５
５は両者を加算しく寅際にはＰＦＲＡは実アドレスのビ
ット８−１９であり、上位ビット部分であるページ・フ
ィールドと下位ビット部分であるバイト・フィールドを
合わせる）、結果を最終的にアドレス変換された実アド
レスとして、線１８Ｇを介してアドレッシング・チェッ
クのためにアドレッシング・チェック・ユニット１９へ
送る。アドレッシング・チェック・ユニット１９はこれ
に応じて、ＦＡＲＡＤＶ信号を伴＆ってＡＤＲＥＸＰ’
信号ヲ送ってくる。ステート制御ユニット３１ハＦＡＲ
ＡＤＶ信号に応じてＡＮＤ回路５９が開き、ＧｅｔＤＡ
ＴＡラッチ５８なり・セットする。同時にＡＤＲＢＸＰ
信号が０“であるとＡＮＤ回路６゜が開き、ＴＬＢ
ＵＰＤ信号が１“となって前述したごとく、ＴＬＢ１４
にアドレス変換対が登録される。、ＡＤＲＥＸＰ信号が
１“であるとＴＩ。
じてＡＮＤ回路５７が開き、ＧｅｔＤＡＴＡラッチ５８
をセントする。同時にＧｅｔ Ｐ Ｔ Ｅラッチ５５を
リセットする。ＧｅｔＤＡＴＡラッチ５８のセット出力
は線１８Ｃを介してアドレッシング・チーツク・ユニッ
ト１９へＦ’ＡｆＬ ＲＥＱ信号として送られる。Ｇｅ
ｔ Ｄ Ａ Ｔ Ａラッチ５８のセット出力に応じて、
セレクタ３６は線１７Ｂを介して転送されてきたＰＦＲ
Ａを選択し、セレクタ６４は論理アドレスのバイト・フ
ィールドであるビット２０〜３１を選択する。加算器５
５は両者を加算しく寅際にはＰＦＲＡは実アドレスのビ
ット８−１９であり、上位ビット部分であるページ・フ
ィールドと下位ビット部分であるバイト・フィールドを
合わせる）、結果を最終的にアドレス変換された実アド
レスとして、線１８Ｇを介してアドレッシング・チェッ
クのためにアドレッシング・チェック・ユニット１９へ
送る。アドレッシング・チェック・ユニット１９はこれ
に応じて、ＦＡＲＡＤＶ信号を伴＆ってＡＤＲＥＸＰ’
信号ヲ送ってくる。ステート制御ユニット３１ハＦＡＲ
ＡＤＶ信号に応じてＡＮＤ回路５９が開き、ＧｅｔＤＡ
ＴＡラッチ５８なり・セットする。同時にＡＤＲＢＸＰ
信号が０“であるとＡＮＤ回路６゜が開き、ＴＬＢ
ＵＰＤ信号が１“となって前述したごとく、ＴＬＢ１４
にアドレス変換対が登録される。、ＡＤＲＥＸＰ信号が
１“であるとＴＩ。
Ｂ ＵＰＤ信号がｏ“となり、ＴＬＢ１４へのアドレ
ス変換対の登録が抑止される。
ス変換対の登録が抑止される。
さらにアドレストランレータ・ユニット１９＆’ＬトＡ
Ｄ ＲＥ Ｘ Ｐ 信号（＝ ’ｅ ） ＶＣヨｒ）
Ａ Ｎ Ｄ 回路３６が開きＶビットを″１“にする
ように働く。なおＡＮＤ回路６６は本発明に直接関係し
ないが、周知のアドレス変換例外（Ｔｒａｎｓｌａｔｉ
ｏｎ Ｅ Ｘ Ｐ ）信号、記憶採掘例外（Ｐｒｏｔｅ
ｃｔｉｏｎ Ｅ Ｘ Ｐ ）信号を入れるようにしても
よい。
Ｄ ＲＥ Ｘ Ｐ 信号（＝ ’ｅ ） ＶＣヨｒ）
Ａ Ｎ Ｄ 回路３６が開きＶビットを″１“にする
ように働く。なおＡＮＤ回路６６は本発明に直接関係し
ないが、周知のアドレス変換例外（Ｔｒａｎｓｌａｔｉ
ｏｎ Ｅ Ｘ Ｐ ）信号、記憶採掘例外（Ｐｒｏｔｅ
ｃｔｉｏｎ Ｅ Ｘ Ｐ ）信号を入れるようにしても
よい。
ステート制御ユニット６１は実アドレス・モード時、Ａ
ＮＤ回路５２が開き、Ｇｅｔ Ｄ Ａ Ｔ Ａラッチ５
８をセットし、ＦＡＲＲＥＱ信号を出す。
ＮＤ回路５２が開き、Ｇｅｔ Ｄ Ａ Ｔ Ａラッチ５
８をセットし、ＦＡＲＲＥＱ信号を出す。
同時に一時保持ラッチである実モード（ＲＭ）ラッチ６
１をセットする。ＲＭラッチ６１のセットにより、ゲー
ト６７を介してＬ Ａ Ｒ１３の実アドレスをアトレン
ジング・チェック・ユニｙ）１９へ送る。以後の手順は
論理アドレス・モード時と同じである。
１をセットする。ＲＭラッチ６１のセットにより、ゲー
ト６７を介してＬ Ａ Ｒ１３の実アドレスをアトレン
ジング・チェック・ユニｙ）１９へ送る。以後の手順は
論理アドレス・モード時と同じである。
第４図はアドレッシング・チェック・ユニット１９の詳
細を示す。第４図において、Ｆ’ＡＲ。
細を示す。第４図において、Ｆ’ＡＲ。
ＲＥＱ信号到来時、ＡＮＤ回路７ｏをアドレス・トラン
スレータ・ユニット１日からの実アドレスられる。Ｆ
Ａ Ｒ７１は例えば２ＭＢ毎の実アト′スに対応した複
数のエントリを有し、各エントリは、フローティング・
アドレス（ＦＡ）とそのエントリが有効か否かを表わす
有効ビットＶを含む。Ｆ Ａ Ｒ７１はＡＮＤ回路７ｏ
がらの実アドレスによって指定された一つのエントリの
内容を読み出す。■ビットが０几ゲート７６に与えられ
、Ｖビットが０“のとき、それは使用可能なアドレスと
して定義されていないアドレスであり、ＡＤＲＥＸＰ信
号が′１“となって、アドレッシング・エラーを表示す
る。ＡＮＤ回路７２は実アドレスの特定の１ないしそれ
以上のビットのみが入力され、そのアドレスビットがゝ
゛１“のとき、ＡＤＲＥＸＰ信号を１″とする。例えば
アドレスが２４ビツトであると、１６ＭＢのアドレス空
間を表わすことができるが、システムとして仮にａＭＢ
が定義された主メモリ容量あるいは最大王メモリ容量と
すると、ＡＮＤ回路にはビット８のみを入力とし、ビッ
ト８がゝ１“であればアドレッシング・エラーとしてＡ
ＤＲＥＸＰ信号を１″とする。このように、ＦＡ几７１
、ＡＮＤ回路７２、ＯＲ回路７６の作用でアドレッシン
グ・エラーを検出する。ディレィ・ラッチ７４はＦＡＲ
ＲＥＱ信号が到来後、ＡＤＲＥＸＰ信号が確定した時期
にＦ’ＡＲＡＤＶ信号を出力する作用をする。
スレータ・ユニット１日からの実アドレスられる。Ｆ
Ａ Ｒ７１は例えば２ＭＢ毎の実アト′スに対応した複
数のエントリを有し、各エントリは、フローティング・
アドレス（ＦＡ）とそのエントリが有効か否かを表わす
有効ビットＶを含む。Ｆ Ａ Ｒ７１はＡＮＤ回路７ｏ
がらの実アドレスによって指定された一つのエントリの
内容を読み出す。■ビットが０几ゲート７６に与えられ
、Ｖビットが０“のとき、それは使用可能なアドレスと
して定義されていないアドレスであり、ＡＤＲＥＸＰ信
号が′１“となって、アドレッシング・エラーを表示す
る。ＡＮＤ回路７２は実アドレスの特定の１ないしそれ
以上のビットのみが入力され、そのアドレスビットがゝ
゛１“のとき、ＡＤＲＥＸＰ信号を１″とする。例えば
アドレスが２４ビツトであると、１６ＭＢのアドレス空
間を表わすことができるが、システムとして仮にａＭＢ
が定義された主メモリ容量あるいは最大王メモリ容量と
すると、ＡＮＤ回路にはビット８のみを入力とし、ビッ
ト８がゝ１“であればアドレッシング・エラーとしてＡ
ＤＲＥＸＰ信号を１″とする。このように、ＦＡ几７１
、ＡＮＤ回路７２、ＯＲ回路７６の作用でアドレッシン
グ・エラーを検出する。ディレィ・ラッチ７４はＦＡＲ
ＲＥＱ信号が到来後、ＡＤＲＥＸＰ信号が確定した時期
にＦ’ＡＲＡＤＶ信号を出力する作用をする。
プリフィックス変換を行なうシステムにおいては、加算
器５５の出力に第５図の周知のプリフィックス変換装置
６８を接続する。プリフィックス変換装置３日はセレク
タ８０へのデータ入力として、加算器３５およびゲート
３７からの実アドレスと、プリフィクス・レジスタ（Ｐ
Ｘ Ｒ＋ ＰｒｉｆｉｘＲｅｇｉｓｔｅｒ ） ８１
からのプリフィクス値（ピント８〜１９）と、およびセ
ロ（ピント８〜１９）とが与えられる。比較器８２はＲ
Ａのビット８〜１９とＰ Ｘ Ｒａ１のビット８〜１９
を比較し、等しいと、セレクタ８０はビット８〜１９と
してゼロを選択して出てる。ゼロ検出器８６はＫＡのビ
ット８〜１９がセロであるかを検出し、セロであれば、
セレクタ８０はビット８〜１９としてｐ ｘ Ｒ８１の
プリフィクス値を選択する。いずれでもないと、ＡＮＤ
回路８４が開き、セレクタ８ｏは実アドレス（ＲＡ）を
選択する。
器５５の出力に第５図の周知のプリフィックス変換装置
６８を接続する。プリフィックス変換装置３日はセレク
タ８０へのデータ入力として、加算器３５およびゲート
３７からの実アドレスと、プリフィクス・レジスタ（Ｐ
Ｘ Ｒ＋ ＰｒｉｆｉｘＲｅｇｉｓｔｅｒ ） ８１
からのプリフィクス値（ピント８〜１９）と、およびセ
ロ（ピント８〜１９）とが与えられる。比較器８２はＲ
Ａのビット８〜１９とＰ Ｘ Ｒａ１のビット８〜１９
を比較し、等しいと、セレクタ８０はビット８〜１９と
してゼロを選択して出てる。ゼロ検出器８６はＫＡのビ
ット８〜１９がセロであるかを検出し、セロであれば、
セレクタ８０はビット８〜１９としてｐ ｘ Ｒ８１の
プリフィクス値を選択する。いずれでもないと、ＡＮＤ
回路８４が開き、セレクタ８ｏは実アドレス（ＲＡ）を
選択する。
これによって、アドレッシング・チェック回路１９は実
アドレスに代えて、プリフィクスド・アドレス（絶対ア
ドレス）でアドレッシング・チーツクを行ない、またＴ
ＬＢ１４のＲＡと示す部分には同様に実アドレスに代え
てブリフィクスド・アドレスが登録されることになる。
アドレスに代えて、プリフィクスド・アドレス（絶対ア
ドレス）でアドレッシング・チーツクを行ない、またＴ
ＬＢ１４のＲＡと示す部分には同様に実アドレスに代え
てブリフィクスド・アドレスが登録されることになる。
なお通常のメモリアクセス時、ＴＬＢ１４から 。
得うれた実アドレスのピント８〜１９およヒＬＡＲ１３
の論理アドレスのピント２０〜３１は笑アドレスとして
ＢＳに送られ、またｓｃに送られ、ＦＡＲによって物理
アドレスに変換して主メモリに与えられる。
の論理アドレスのピント２０〜３１は笑アドレスとして
ＢＳに送られ、またｓｃに送られ、ＦＡＲによって物理
アドレスに変換して主メモリに与えられる。
また上記実施例においては、ＴＬＢは各エントリに、
Ｌ／Ｒビット、ＬＡ、ＲＡおよびＶビットを含んでいる
が、さらに周知の記憶保護キー、参照ビット、変更ビッ
ト、８ＴＯその他を含めることができる。
Ｌ／Ｒビット、ＬＡ、ＲＡおよびＶビットを含んでいる
が、さらに周知の記憶保護キー、参照ビット、変更ビッ
ト、８ＴＯその他を含めることができる。
本発明によれば、ＴＬＢ登録時にアドレッシング・チェ
ックを行ない、アドレッシング・エラーの生じなかった
変換対のみを登録するので１、主メモリやＢＳのメモリ
アクセス時、ＴＬＢを参照してＴＬＢに登録されている
場合、アドレッシング・チーツクを省略することができ
る。
ックを行ない、アドレッシング・エラーの生じなかった
変換対のみを登録するので１、主メモリやＢＳのメモリ
アクセス時、ＴＬＢを参照してＴＬＢに登録されている
場合、アドレッシング・チーツクを省略することができ
る。
さらにアドレッシング・エラー検出の遅れによる制御の
複雑化を避けることができる。
複雑化を避けることができる。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図のアドレス・トランスレータの詳細を示すブロッ
ク図、第６図は第２図のステート制御ユニットの詳細を
示すブロック図、第４図は第１図のアドレッシング・チ
ェック・ユニットの詳細を示すブロック図、第５図はプ
リフィクス変換を行なう場合を示すブロック図である。 １４・・・アドレス変換ハッ７ア、１８・・・アドレス
・トランスレータ、１９・・・アドレッシング・チェッ
り・ユニット。 第 ４ 図 σ 第Ｓ回
第１図のアドレス・トランスレータの詳細を示すブロッ
ク図、第６図は第２図のステート制御ユニットの詳細を
示すブロック図、第４図は第１図のアドレッシング・チ
ェック・ユニットの詳細を示すブロック図、第５図はプ
リフィクス変換を行なう場合を示すブロック図である。 １４・・・アドレス変換ハッ７ア、１８・・・アドレス
・トランスレータ、１９・・・アドレッシング・チェッ
り・ユニット。 第 ４ 図 σ 第Ｓ回
Claims (1)
- 【特許請求の範囲】 １ 複数のアドレス変換対を保持するアドレス変換バッ
ファ手段を含む動的アドレス変換手段を備え、上記アド
レス変換バッファ手段に上記アドレス変換対を登録する
際、アドレス変換後のアドレスが有効なメモリアドレス
か否かをチェックするアドレッシング・チーツクを行な
い、上記アドレッシング・チェックによってアドレッシ
ング・エラーの生じたアドレス変換対の登録を抑止する
ことを特徴とするアドレス変換制御方式。 ２、 上記動的アドレス変換手段は、論理アドレスと該
論理アドレスに対応する実アドレスとのアドレス変換対
を複数保持するアドレス変換バッファ手段と、メモリア
クセスを要求する論理アドレスが上記アドレス変換バッ
ファ手段に未登録時、上記論理アドレスに基づいて該論
理アドレスに対応する実アドレスを求めて上記アドレス
変換バッファ手段に登録するアドレストランスレータ手
段を含み、さらにアドレス変換後の上記アドレスが有効
なメモリアドレスであるか否かをチェックするアドレッ
シング・チーツク手段を備え、上記メモリアクセスを要
求する論理アドレスが上記アドレス変換バッファ手段に
未登録時、上記アドレストランスレータ手段から得られ
た実アドレスを上記アドレッシング・チェック手段に与
え、上記アドレッシング・チーツク手段でアドレッシン
グ・エラーが検出さｎない場合は、上記論理アドレスと
上記アドレス・トランスレータ手段で求められた上記実
アドレスとをアドレス変換対として上記アドレス変換バ
ッファ手段へ登録し、アドレッシング・エラーが検出さ
れた場合は、十ａピアドレス変換対の上記アドレス変換
バッファ手段への登録を抑止してアドレッシング例外と
することを特徴とする特許請求の範囲第１項記載のアド
レス変換制御方式。 ３ メモリアクセスを要求するアドレスとして、上記論
理アドレスに代えて実アドレスが与えられる場合、上記
アドレス変換７７７７手段はアドレス変換対として、上
記実アドレスと同一の実アドレスとの対を保持し、アド
レッシング・エラーが検出された場合は、上記実アドレ
スの対の上記アドレス変換バッファ手段への登録を抑止
することを特徴とする特許請求の範囲第２項記載のアド
レス変換制御方式。 ４ さらに上記実アドレスをプリフィクス変換してブリ
フィクスド・アドレスに変換するプリフィクス変換手段
を備え、上記アドレス変換バッファ手段は上記実アドレ
スに代えて上記論理アドレスもしくは実アドレスと上記
ブリフィクスド・アドレスとの変換対を保持するように
し、上記ブリフィクスド・アドレスでアドレッシングチ
ーツクを行なうことを特徴とする特許請求の範囲第２項
もしくは第６項記載のアドレス変換制御方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58077418A JPS59203290A (ja) | 1983-05-04 | 1983-05-04 | アドレス変換制御方式 |
| DE19843416360 DE3416360A1 (de) | 1983-05-04 | 1984-05-03 | Verfahren und vorrichtung zum registrieren von adressenumsetzungspaaren in einem adressenumsetzungs-pufferspeicher |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58077418A JPS59203290A (ja) | 1983-05-04 | 1983-05-04 | アドレス変換制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59203290A true JPS59203290A (ja) | 1984-11-17 |
Family
ID=13633402
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58077418A Pending JPS59203290A (ja) | 1983-05-04 | 1983-05-04 | アドレス変換制御方式 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPS59203290A (ja) |
| DE (1) | DE3416360A1 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5386534A (en) * | 1977-01-10 | 1978-07-31 | Fujitsu Ltd | Address check process system |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3781808A (en) * | 1972-10-17 | 1973-12-25 | Ibm | Virtual memory system |
-
1983
- 1983-05-04 JP JP58077418A patent/JPS59203290A/ja active Pending
-
1984
- 1984-05-03 DE DE19843416360 patent/DE3416360A1/de not_active Withdrawn
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5386534A (en) * | 1977-01-10 | 1978-07-31 | Fujitsu Ltd | Address check process system |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3416360A1 (de) | 1984-11-08 |
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