JPS5920195B2 - シフトレジスタ - Google Patents

Description

【発明の詳細な説明】 本発明はシフトレジスタに関するものであり、特に１２
Ｌ技法によつて実施可能なスタテイツクシフトレジスタ
に関するものである。

２Ｌ（インテグレーテド インジエクシヨンロジツク）
は、現在のＬＳＩ回路の製造に使用されているバイポー
ラ半導体製造技法の中で、比較的最近開発されたもので
ある。

回路密度を増大するため、また従来必要とされたトラン
ジスタの相互接続を除去するため、このＩ２Ｌ技法によ
り、異なるトランジスタの領域を併合することが可能で
ある。更に、Ｉ２Ｌ回路の性能特性は、他の既知の技法
によつて製造された回路の性能特性に匹敵するあるいは
しのぐことができる。例として、Ｉ２Ｌ回路は、ＭＯＳ
の仲間では高速に属するＮチヤンネルＭＯＳ（金属酸化
物半導体）より速く動作すること、またＭＯＳの仲間で
は低電力に属するＣＭＯＳ（相補形金属酸化物半導体）
より少ない電力を消費することなどの性能を有している
。バイポーラの分野において、ＭＯＳ技法によつてのみ
従来可能であつたＬＳＩの複雑さにＩ２Ｌ回路が至り、
そしてその複雑さをしのぐようになつた時、２Ｌはより
高いバイポーラ速度を維持するための手段となる。基本
的なＩ２Ｌ論理単位はインバータトランジスタとインバ
ータトランジスタの電流源として働くインジエクタトラ
ンジスタを有する。

インバータトランジスタは、物理的には逆モードに作働
される垂直ＮＰＮマルチエミツタバイポーラトランジス
タから構成される。そのモードでは、通常のバイポーラ
エミツタはコレクタとして働く。ＮＰＮインバータトラ
ンジスタへのベース駆動は、一般ノにインジエクタとし
て言われる横のＰＮＰバイポーラトランジスタによつて
供給される。

チツプ上において、ＰＮＰインジエクタの拡散領域のあ
る種のものは、バルクシリコンのＰＮＰインバータの拡
散領域と統合（併合）される。

１２Ｌは通常のバイポーラエピタキシャル技術で実施す
ることが可能である。

結果として、Ｉ２Ｌを採用する集積回路チツプは既存の
バイポーラ製造ラインで製造可能であり、このことは設
計者に同一チツプ上で他のバイポーラ技術とＩ２Ｌ論理
を結合すことを可能にする。２Ｌの高実装密度はバルク
シリコンに併合された構造の簡素性によるものである。

その簡素性は、ゲート当りの電極数が少ないこと、拡散
抵抗が全く存在しないこと、ユニツト内の結線がないこ
と、およびユニツト間配線の引きまわしが容易なことを
含め、いくつかの高密度チツプ配置の特徴を生かすもの
である。１２Ｌ技術の他の長所は、ＭＯＳ技術と比較す
れば電源電圧が低くてよいこと、雑音や他の干渉に対す
る免疫性そして大きな電源変動に対する寛容性を持つて
いることである。

更に、速度や電力消費の幅広い範囲にわたつて、Ｉ２Ｌ
はほぼ一定な電力・遅延時間積を示すことである。上述
のＩ２Ｌ技術の長所の故Ｋ当業者にとつては、部分的あ
るいは全体的に２Ｌによつて製造された回路は将来のＬ
Ｓ回路製造において重要な役割を演することは明白であ
る。

それ故に、他の技術で利用されている基本処理用構成素
子と同様な機能を行うＩ２Ｌ技術の基本処理用構成素子
を開発することが回路設計者に必要となる。しかしなが
らＩ２Ｌの性質が異なるのでこの技術の特性を十分に利
用するためには新しい回路設計が必要である。種々の異
なる処理応用において、一般に使用される構成素子の一
つはシフトレジスタである。

シフトレジスタは基本的には、通常クロツクパルスによ
つて表わされる与えられた一定数の周期の間にデータを
記憶するデバイスである。レジスタはその入力のタイム
シーケンスに従い、データ信号を受信する。データ信号
はレジスタ内で信号をシJャgあるいは転送することによ
つて保持され、１つのシフトは通常各タイム周期内に生
ずる。与えられた一定数のタイム周期の後、データ信号
は同一タイムシーケンスによりシフトレジスタの出力に
現れる。シフトレジスタはその記憶容量を決定する多数
のビツトあるいは段から構成される。

データ信号はデータ転送制御信号に応じて１つのビツト
から次のビツトへと転送され、制御信号のタイミングは
１つのビツトから次のビツトへとデータが転送される速
度を決定する。広義に考えると、シフトレジスタはダイ
ナミツクとスタテイツクの二つのカテゴリに分類するこ
とができる。

ダイナミツクシフトレジスタにおいて、データを表わす
電荷は、しばしばトランジスタ制御端子の固有容量を使
用することのあるコンデンサ手段によつて素子内に一時
的に蓄積される。しかしながらこの方法で蓄積された電
荷は比較的短時間に放電する。ダイナミツクレジスタで
はデータをその中に保持するため、データのシフト周波
数（単位時間当り、データがレジスタの１素子から次の
素子へ転送される回数）は、蓄積された電荷が放電する
前に転送できるほど十分高いものでなければならない。
ある種の応用においては極めて有効であるが、このよう
にダイナミツクレシフトレジスタは固有の短所を有して
いる。すなわち、シフト周波数は蓄積された電荷の放電
率によつて決定される下限より常に高くなければならな
い。シフト周波数が下限より下がるならば、シフトレジ
スタ内に蓄積されたデータは回復することなく消失する
。

一方、スタテイツクシフトレジスタはシフト周波数の下
限を持たず、それ故、シフト周波数ゼロにおいてもデー
タをその中に保持することが可能である。

このレジスタは帰還関係にあるシフトレジスタを構成す
るトランジスタを帰還関係に相互接続することによつて
達成される。それはレジスタの一素子の容量によつて蓄
積された電荷が、帰還関係に接続された他の素子の出力
によつて連続的に補われ、それによつてシフト周波数が
ゼロでさえ電荷の放電を阻止するものである。この技法
を使用したＭＯＳ技術において実施されたスタテイツク
シフトレジスタの優れた一例は、エレクトロニツクシフ
トレジスタという題する１９７２年８月ケントエフスミ
スに授与された米国特許第３，６８３，２０３号に記載
されている。１２Ｌ技術の幅広い応用を見出すことが行
われ始めたが、最近やつとＩ２Ｌ技術を用いたシフトレ
ジスタの設計の試みが現れはじめた。

これ等の試みのある種のものは、製法のパラメータに非
常に依存し、それ故に製造することが困難であり高価と
なるセミダイナミツクシフトレジスタに終つた。製法問
題を避けるため、一部の設計者はほとんど直接既知のＭ
ＯＳスタテイツクシフトレジスタの構造を機能的に模倣
することによつて、Ｉ２Ｌスタテイツクシフトレジスタ
の設計を試みた。しかしこの試みは複雑すぎてＩ２Ｌ技
術の既知の特性を十分に利用しえない大型のＤ型スタテ
イツクレジスタに終つた。故に、本発明の主目的は、Ｉ
２Ｌ技術において実施可能なスタテイツクシフトレジス
タを提供することである。

本発明の他の目的は、単純、コンパクトそして設計や製
造に容易なＩ２Ｌシフトレジスタを提供することにある
。

本発明の他の目的は、レジスタの設計、製造を容易にし
ながら、レジスタの各能動素子と同一のものとするＩ２
Ｌシフトレジスタを提供することにある。

本発明の他の目的は、レジスタの各能動素子を単純設計
型とするＩ２Ｌスタテイツクシフトレジスタを提供する
ことにある。

本発明の他の目的は、両方向性のＩ２Ｌシフトレジスタ
を提供することにある。

本発明の他の目的は、データ転送の方向が単にタイムシ
ーケンスあるいはデータ転送制御信号の構成素子の順序
によつてデータ転送の方向が決定されるＩ２Ｌスタテイ
ツクシフトレジスタを提供することにある。

本発明の他の目的は、通常の両方向シフトレジスタに必
須のデータ転送方向制御線を必要とすることなく、両方
向に動作するＩ２Ｌスタテイツクシフトレジスタを提供
することにある。

本発明の他の目的は、制御信号の全構成素子を同時に低
あるいは「オフ」状態に保持し、その後正規タイムシー
ケンスで各構成素子の制御信号を再スタートすることに
よつてりセツトが簡単に達成される２Ｌシフトレジスタ
を提供することにある。

本発明の他の目的は、りセツト制御線を必要としないＩ
２Ｌシフトレジスタを提供することにある。

本発明の他の目的は、りセツトおよび両方向機能を持つ
シフトレジスタに通常必要なりセツト制御およびデータ
転送方向制御線を除去することにより、高密度のＩ２Ｌ
シフトレジスタを提供することにある。本発明の更に他
の目的は、通常のバイポーラ処理装置で製造可能なＩ２
Ｌシフトレジスタを提供することにある。

本発明によれば、ビツトを含むシフトレジスタが提供さ
れる。

このビツトは、動作可能なように順次接続された所定数
の能動素子を含んでいる。

各々の能動素子は、動作可能なように隣接のユニツトに
交叉、結合された２Ｌユニツトを含んでいる。複数の成
分を持つ制御信号を発生するための手段が設けられる。
これらの成分の一つはこのビツト内の能動素子の異なる
一つに、動作可能なように接続される。各制御信号成分
は、少なくとも］個のパルスを含み、このパルスはパル
スが存在し、パルスが継続する間、パルスが与えられる
素子を動作可能にする。

制御信号成分は、与えられたタイムシーケンスあるいは
順序．によつて発生する。

このタイムシーケンスあるいは順序のみでレジスタを通
るデータ転送方向が決まる。したがつて、タイムシーケ
ンスを反転すればビツトを通るデータ転送方向が反転す
ることとなる。能動素子は別個のデータ転送方向制御線
を必要としない。素子をりセツトするため手段が設けら
れている。

りセツト手段は、与えられたタイム周期の間、制御信号
発生手段を一時的に停止するための、またその後制御信
号発生手段を再起動するための手段を含んでいる。この
ように制御信号発生手段が一時的に停止した時、シフト
レジスタは自動的にりセツトされる。この方法により、
能動素子は別個のりセツト制御線を必要としない。ビツ
ト内の谷２Ｌユニツトごとに制御信号成分が必要である
。

各制御信号成分は連続あるいは間隔を置いた一列の正ク
ロツクパルスを含んでいる。制御信号成分のクロツクパ
ルスは、必要により、ノンオーバーラツプあるいはオー
バーラツプでもよい。ノ 能動素子の各々は、データ入力とデータ出力を持つてい
る。

各素子のデータ入力は動作可能なように前位素子のデー
タ出力に接続される。各素子のデータ出力は動作可能な
ように前位素子のデータ入力に接続される。このように
、各素子のデータ入力は動作可能なように、直接の関係
においては前位素子のデータ出力へ、帰還関係において
は後位素子のデータ出力へ接続される。具なつた観点か
ら見れば、各素子は前位、後位画素子に動作可能なよう
に交叉、結合されている。この交叉、結合技法から、シ
フトレジスタのスタテイツク特性が生じる。

各素子は、制御信号の一つの成分を受信するために、制
御信号発生手段に動作可能なように接続されている制御
信号入力を持つている。各素子はバイポーラインバータ
トランジスタとバイポーラインジエクタトランジスタを
含む一つのＩ２Ｌユニツトである。

インバータトランジスタとインジエクタトランジスタは
、動作可能なように、制御信号入力と地気間に接続され
ている。インジエクタトランジスタはベース端子、コレ
クタ端子およびエミツタ端子を持つバイポーラトランジ
スタである。インジエクタトランジスタのベース端子は
接地する。エミツタ端子は制御信号入カへ動作可能なよ
うに接続される。コレクタ端子はベース駆動を供給する
ためインバータトランジスタへ動作可能なように接続さ
れる。各ユニツトのインバータトランジスタはベース端
子、第一および第二のコレクタ端子およびエミツタ端子
を持つバイポーラトランジスタである。

ベース端子はインジエクタトランジスタへ、更に詳しく
は、インジエクタトランジスタのコレクタ端子へ動作可
能なように接続される。インバータトランジスタのコレ
クタ端子は、それぞれ前位１２Ｌユニツトおよび後位ユ
ニツトへ動作可能なように接続される。インバータトラ
ンジスタのエミツタ端子は動作可能なように接地される
。インバータトランジスタのベース端子はユニツトのデ
ータ入カへも接続される。

各ユニツトのデータ入力はユニツト間へ分離素子を挿入
することなく直接前位のデータ出力へ接続される。ユニ
ツト間の分離素子の必要性がないのでシフトレジスタの
構造が非常に簡素になる。

各ユニツトはレジスタの他のユニツトと同一のものなの
で、設計、配置そして製造は簡素化され比較的費用がか
からない。

加えて、分離素子、データ転送方向制御線および、りセ
ツト制御線の必要性がないので、ビツトの構成複雑性お
よび大きさが減少し、これによつて与えられた一定のチ
ツプの面積に多数のビツトを形成することが可能になる
。

上記の実現のため、また以下に現れるような他の目的の
ために、本発明は、添付図面を参照し以下の詳細な説明
において記載され、また付随した特許請求の範囲におい
て言明されるような、Ｉ２Ｌスタテイツクシフトレジス
タに関するものである。

図面中の同じ参照符号は同じ構成素子を表示する。第１
図において図示したように、本発明の好ましい実施例は
それぞれ必要な数のビツトを持つシフトレジスタを含み
、各ビツトは全体としてＢと表示される。各ビツトＢは
４つの能動素子を含み、一般にそれぞれＡｌ，Ａ２，Ａ
３およびＡ，と表示される。各能動素子Ａは一般にそれ
ぞれＣｌ，Ｃ２，Ｃ３，Ｃｌと表示された制御信号入力
、一般にそれぞれＤｌ，Ｄ２，Ｄ３，Ｄ，と表示された
データ入力そして一般にそれぞれＦｌ，Ｆ２，Ｆ３，Ｆ
４と表示される帰還入力を持つている。

各能動素子Ａは、第１図を形成する論理図において、Ｎ
ＯＲの記号で表現される。それは論理「１」入力がデー
タ入力Ｄあるいは帰還入力Ｆ１あるいは両入力に現われ
た時、その出力に能動素子は論理「Ｏ」信号を発生する
からである。一方、もしデータ入力Ｄと帰還入力Ｆの両
方が論理「０」であれば、能動素子は論理［１」出力を
発生する。各能動素子Ａは前位、後位の両能動素子と交
叉結合される。

このように、例として、素子〜のデータ出力は、素子Ａ
３のデータ入力と素子Ａ１のデータ入力に接続される。
素子Ａ２のデータ入力は素子Ａ１のデータ出力と素子Ａ
３のデータ出力と接続される。

本発明のシフト，レジスタにそのスタテイツク特性を与
えるのは交叉結合構成である。第２図は能動素子Ａ１か
らＡ４の各々の構造を概略的に図示している。

能動素子の各々は、一般にそれぞれＪｌ，Ｊ２，Ｊ３，
Ｊ，と表示されたインジエクタトランジスタ、そして一
般にそれぞれＶｌ，Ｖ２Ｖ３，４と表示されたインバー
タトランジスタを含んでいる。各インジエクタトランジ
スタＪは自分自身が接続されるインバータトランジスタ
Ｖのベース駆動を供給するための電流源として動作する
バイポーラＰＮＰトランジスタである。各インバータト
ランジスタは逆モードに作動されるバイポーラＮＰＮマ
ルチエミツタトランジスタである。そのモードにおいて
、通常のバイポーラＭへエミツタはコレクタとして動作
する。各インジエクタトランジスタＪのエミツタ端子１
０はそのインジエクタが一部をなしている能動素子Ａに
対する制御信号入力Ｃへ接続される。

各インジエクタトランジスタＪの制御端子あるいはベー
ス１２は与えられた電流源、この場合、地気へ接続され
る。各インジエクタトランジスタＪのコレクタ端子１４
は能動素子の一部分を形成するインバータトランジスタ
の制御端子あるいはベース１６へ接続される。各インバ
ータトランジスタのベース１６はそのインバータトラン
ジスタが一部を形成する能動素子のデータ入力Ｄへ接続
される。各インバータトランジスタは二つのコレクタ１
８，２０を持つている。

各コレクタ端子１８は順次前位能動素子Ａの帰還入力Ｆ
へ接続される。各インバータトランジスタＶの各コレク
タ２０は、順次後位能動素子Ａのデータ入力Ｄへ接続さ
れる。各インバータトランジスタＶは、与えられた電位
源、この場合、地気へ接続されるエミツタ端子２２を持
つている。このように各能動素子Ａは制御信号入力と地
気間に動作可能なように接続されたインジエクタトラン
ジスタＪとインバータトランジスタＶから構成される。
加えて各能動素子Ａは前位、後位両能動素子と交叉、結
合されている。レジスタを通るデータの動きを制御する
ため、４つの分離した制御信号成分が要求される。ビツ
トＢ内の各能動素子Ａごとに】つの制御信号が与えられ
る。それぞれＣＬＫｌ，ＣＬＫ２，ＣＬＫ３，ＣＬＫ４
と指示された４つの制御信号成分は一般にＧと表示され
た制御信号発生器からそれぞれ制御信号入力Ｃｌ，Ｃ２
，Ｃ３，Ｃ４へ与えられる。制御信号発生器Ｇはクロツ
ク信号ＣＬＫを各各発生する４つの通常のクロツクパル
ス発生器、および予め決められたタイムシーケンスある
いは１絢亨によりクロツクパルス発生器類の運行を同期
化する手段から構成される。制御信号発生器Ｇはこの技
術において周知の、この種の多重信号を発生するための
異なる構成も代案として含んでいる。先に述べたように
、レジスタを通るデータ転送の方向は単にタイムシーケ
ンスあるいは制御信号成分の順序によつて決定される。
このように、制御信号発生器が４つの分離したクロツク
パルス発生器を含んでいるならば、シーケンスあるいは
制御信号成分の順序は、マスタクロツクから受信される
信号に従つて決定された時間に、順次各クロツク信号発
生器を起動することによつて、簡単に決定される。

このように例として、クロツク信号ＣＬＫｌはマスタク
ロツクによつて決定された特定時間（例としてＴ）に起
動される。クロツク信号ＣＬＫ２はマスタクロツクによ
つて決定された時間の一単位時間（Ｔ＋１）後に起動さ
れ、クロツク信号ＣＬＫ３はマスタクロツクによつて決
定された時間の二単位時間（Ｔ＋２）後に起動され、そ
してクロツク信号ＣＬＫ４はマスタクロツクによつて決
定された時間Ｔに始まり、クロツク信号ＣＬＫ３はその
一単位時間（Ｔ＋１）後に起動され、クロツク信号ＣＬ
Ｋ２はその二単位時間（Ｔ＋２）後に起動され、そして
クロツク信号ＣＬＫｌはその三単位時間（Ｔ＋３）後に
起動される。後者のシーケンスを利用すると、データは
前者のシーケンスの流れの方向と逆にシフトレジスタの
中を流れる。この結果を達成するため、一般にＨと表示
される方向制御回路を通して制御信号発生器Ｇに接続さ
れる一般ＶＣＭと表示されたマスタクロツクが提供され
る。

方向制御回路ＨはマスタクロツクＭの出力に従つて、制
御信号発生器Ｇの４つのクロツクパルス発生器が起動さ
れるシーケンスを決定する。また一般にＲと表示された
りセツト制御回路は、入力として方向制御回路Ｈに接続
される。

リセツト制御回路Ｒが作動された時、方向制御回路Ｈは
、匍脚信号発生器Ｇ（７）谷クロツクパルス発生器のク
ロツクパルス発生を予め決められた時間（蓄積された電
荷の遅延時間より長い）の間停止する。その後、方向制
御回路Ｈは制御信号発生器Ｇのクロツクパルス発生器を
適当なシーケンスで再起動する。この成果はシフトレジ
スタ全体力椙動的にりセツトされることである。本発明
のシフトレジスタの動作を十分に評価するために、制御
信号成分フ″０ やデータをシフトレジスタ内のある能動素子から次の能
動素子へと転送する方法の特質を考慮することが必要で
ある。

この目的のため、二つの異なつた制御信号のシーケンス
を図に表現したものが第３図および第４図に示される。
第３図に示した制御信号シーケンスは、前方向（第１図
および第２図において理解されるように、左から右へ）
にシフトレジスタを通りデータが転送されるようにする
ものである。逆に、第４図に示した制御信号シーケンス
は、逆方向、すなわち、第１図および第２図において理
解されるように右から左へシフトレジスタを通りデータ
が転送されるようにするものである。各例において、制
御信号はそれぞれＴ１からＴ８の８つのタイムスロツト
の中に示され、４つのクロツクによつて発生した信号は
他クロツクで発生した信号とオーバラツプの関係にある
。

この形式は容易な説明のため選ばれたが、本発明が図示
された特定の制御信号シーケンスに限定されるべきでな
いことを理解すべきであり、この制御信号シーケンスが
、本発明の限界であると考えるべきでない。

事実、シフトレジスタの意図する応用に応じて他の制御
信号シーケンスが利用される。例として８つのタイムス
ロツトの代りに４つのタイムスロツトが利用できる。更
にオーバラツプパルスの代りにオーバラツプパルスが利
用できる。各クロツク信号発生器は、正（高）のパルス
の連続からなるパルス列を発生する。

パルス列の各各は５タイムスロツト間継続し、そのパル
ス列の間は各３タイムスロツト分の休止（低）期間とな
る。この例において、各クロツク信号発生器は次のクロ
ツク信号発生器の２タイムスロツト前に動作する。例と
して、もしＣＬＫｌが第６タイムスロツトＴ６の先頭に
おいて高となれば、ＣＬＫ２は第８タイムスロツトＴ８
の先頭において高となり、ＣＬＫ３は第２タイムスロツ
トＴ２の先頭において高となり、ＣＬＫ４は第４タイム
スロツトＴ４の先頭において高となる。逆のモードにお
いては、パルス列が逆のシーケンスに起動されるという
ことを除き第４図で示されるように、パルス列は上記の
ものと全く同じものである。

このように、もしＣＬＫ４が第６タイムスロツトＴ６の
先頭において高となれば、ＣＬＫ３が第８タイムスロツ
トＴ８の先頭において高となり、ＣＬＫ２が第２タイム
スロツトＴ２の先頭において高となり、ＣＬＫｌが第４
タイムスロツトＴ４の先頭において高となる。能動素子
Ａのための制御信号入力Ｃに正のパルスが存在すると能
動素子は付勢される。

正パルスがない（低状態）と能動素子は消勢される。こ
れは各インバータトランジスタへのベース駆動がインバ
ータトランジスタの電流源として働くインジエクタトラ
ンジスタから派生するからである。しかしながら、もし
正電位がエミツタ１０に与えられるならば、インジエク
タトランジスタＪは単に電流源として働く。このように
もし特定の能動素子Ａのインジエクタトランジスタのエ
ミツタ１０に正パルスが与えられなければ、その能動素
子全体は停止させられ、機能しない。第３図に示される
制御シーケンスを考慮しながら、タイムスロツトＴ１に
先がけデータ信号Ｌ（論理「１」あるいは論理「０」）
が能動素子Ａのデータ入力Ｄ１へ与えられたと仮定する
。

タイムスロツトＴ１間では、ＣＬＫｌ，ＣＬＫ２は高く
、ＣＬＫ３とＣＬＫ４は低い。能動素子Ａ１とＡ２はそ
れ故に付勢され、能動素子へとＡ４は消勢させられる。
能動素子Ａ１の動作によりデータ信号Ｌが反転され、Ｉ
として次の能動素子〜のデータ入力島に現われるように
する。例として、もしＬが論理「１」とすれば、エミツ
タ２２を通して地気へコレクタ２０を接続し、インバー
タトランジスタＶ１は導通される。したがつて、論理「
０」がデータ入力Ｄ２に現われる。

データ入力Ｄ２の論理「０」はインバータトランジスタ
Ｖ２を「オフ」状態に維持する。そのため論理「１」信
号Ｌがデータ人力Ｄ３に現われる。このように、元のデ
ータ信号Ｌは二回反転され、再びＬとして現われる。タ
イムスロツトＴ２間では、ＣＬＫｌ，ＣＬＫ２は高に維
持さね ＣＬＫ２は高くなり、ＣＬＫ４はまだ低の状態
である。

ＣＬＫ３が高くなつた時、能動素子八は活動可能にされ
、データ入力Ｄ３の信号（Ｌ）はインバータＶ３によつ
て反転される。そのためＩは能動素子Ａのデータ入力Ｄ
４に現われる。三査目のタイムスロツトＴ３中では、Ｃ
ＬＫｌは低になり、能動素子Ａ１を消勢させ、素子の中
に含まれていたデータを消去する。ＣＬＫ２とＣＬＫ３
は高に維持され、ＣＬＫ４は低に維持される。タイムス
ロツトＴ３中ではデータはタイムスロツトＴ２中にあつ
たと同様に維持される（歩進しない）。すなわち、デー
タ入力Ｄ，のＬ状態、データ入力Ｄ４のて状態である。
四番目のタイムスロツトＴ４中では、ＣＬＫｌは能動素
子Ａ１を停止状態に保ちながら低に維持さねクロツク信
号ＣＬＫ，，ＣＬＫ３は高に維持され、そしてデータ入
力Ｄ４のＬ論理状態が存在するのでインバータトランジ
スタＶ４を通して反転されるよう、そしてインバータＶ
４のコレクタ２０にＬが現われるように、ＣＬＫ４は高
になる。

このように、四つのタイムスロツトの後、データはビツ
トを通過し、ビツトの終りの素子の出力に原型の形で現
われる。

次のタイムスロツトＴ５間では、ＣＬＫｌは低に維持さ
れＣＬＫ２は低になり、そしてＣＬＫ３とＣＬＫ４は高
に維持される。このタイムスロツトの間に能動素子べの
出力にＬが維持され、能動素子Ａ３の出力にてが維持さ
れながら転送は生じない。しかしながら能動素子〜は消
勢される。次のタイムスロツトＴ６間では、ＣＬＫｌは
再び高となり、ＣＬＫ２は低に維持され、ＣＬＫ３＜５
ＣＬＫ４は高に維持される。

このタイムスロツト中では、次のデータ信号Ｓ（論理「
１」あるいは論理「Ｏ」）が能動素子Ａ１のデータ入力
Ｄ１へ与えられることがある。インバータトランジスタ
Ｖ１は二番目の論理信号Ｓを反転する。そこでｇが能動
素子へのデータ入力Ｄ２に現われる。論理状態Ｉ＜５Ｌ
はそれぞれの以前状態をそれぞれ能動素子Ａ３，Ａ４の
出力に維持する。このタイムスロツト中では次のビツト
（図示されていないが）の第一能動素子Ａ１が駆動され
、Ａ，によつて、Ａ４の出力からＬを反転して次のビツ
トのＡ２入力に『を形成する。次のタイムスロツトＴ７
中では、ＣＬＫｌは高に維持され、ＣＬＫ２は低に維持
され、ＣＬＫ３は低になり、ＣＬＫ４は維持される。こ
のタイムスロツト中では二番目の論理信号の反転型内が
能動素子Ａ２の入力データＤ２に維持される。能動素子
Ａ２は休止している。そこでこの時Ａ２は二番目のデー
タ信号を再反転を行わない。能動素子Ａ３は含んでいた
データを消去して休止状態となる。能動素子Ａ４の出力
の状態（Ｌ）は変化なく維持され、次のビツトの第一番
目の能動素子（図示されていないが）の状態（Ｌ）も同
様維持される。次のタイムスロツトＴ８中では、ＣＬＫ
ｌは高に維持し、ＣＬＫ２が高となる。

ＣＬＫ３は低を維持し、ＣＬＫ４が高を維持する。この
ようにデータ入力Ｄ２に与えられた二番目の論理信号の
反転型ｇはインバータトランジスタＶ２によつて今再度
反転される。そして能動素子Ａ３のデータ入力Ｄ３にＳ
として現れる。しかしながら、能動素子Ａ３は消勢して
おり、この時データ入力Ｄ３に与えられた二番目の論理
信号を反転することができない。能動素子Ａ４の論理状
態は変化せず維持される。同一の動作が次のビツトにも
起こり、データ人力Ｄ２の信号で反転さ法データ入力Ｄ
３にＬが現われる。タイムスロツトＴ８の完了の後、こ
のサークルはタイムスロツトＴ１で再び開始する。

この制御信号よりシフトレジスタの能動素子を通して前
方向にデータを転送する方法が、ここで明白となろつ０
各能動素子の出力が前位能動素子の入力に帰還されると
いうことを理解することは重要である。

そのため制御信号の周波数がゼロに近づいたとしても、
シフトレジスタ内に含まれているデータは保持される（
シフトは行われないけれども）。この帰還接続は、各動
作可能となつている能動素子のデータ入力を補うことに
よつてデータを保持するための働きをする。例として、
能動素子Ａ３の出力の輪理信号は、能動素子Ａ２のデー
タ入カへ帰還される。そして素子Ａ１の出力からＡ２の
入力へ与えられたのと同様の論理信号で能動素子Ａ２の
データ入力の論理信号を補償する。能動素子Ａ３の出力
はＡ１の出力論理信号を２回反転したものである。この
２回反転された信号は論理信号そのものである。このよ
うに一つの能動素子のデータ出力は前位の素子のデータ
入力に一致する。前位能動素子の帰還入力Ｆに接続され
ている各コレクタ１８によつて帰還が生じる。シフトレ
ジスタを通るデータ転送の方向を逆にするためには、同
様なシーケンス、ただし順序が逆の、クロツクを発生す
ることが単に必要である。

逆方向にシフトレジスタを通りデータが転送されるよう
にするために必要な制御信号は第４図に図式的に示され
る。最初のタイムスロツトＴ１間では、ＣＬＫｌとノＣ
ＬＫ２は能動素子Ａ１とＡ２を停止させる低であり、Ｃ
ＬＫ３，ＣＬＩ｛４は、能動素子Ａ３Ａ４が付勢状態で
あることを示す高となつている。

タイムスロツトＴ１中に、能動素子Ａ４の帰還入力Ｆ４
に最初の論理信号Ｌが与えられたと仮定すると、この信
号ＬはインバータＶ４で反転され、反転された結果のＬ
はＡ３の帰還入力Ｆ３に与えられる。インバータＶ３は
能動素子Ａ４のデータ入力Ｄ４に与えられた同様な論理
状態Ｌに結果的にはなるが、自分自身のベース１６に与
えられた論理信号を反転し、このようにして帰還入力を
補償する。次のタイムスロツトＴ２中では、ＣＬＫｌは
低に維持され、ＣＬＫ２は高となり、ＣＬＫ３，ＣＬＫ
４は高で維持される。

このように能動素子Ａ２は動作可能となつたので、帰還
入力Ｆ２を通して与えられたＬ論理状態は、インバータ
Ｖ２によつて反転さＦＬ．Ａ３のデータ入力Ｄ３におい
て［となる。これはＡ３の入力を補う機能をする。次の
タイムスロツトＴ３中ではＣＬＫｌは低に維持され、Ｃ
ＬＫ２，ＣＬＫ３は高に維持され、ＣＬＫ４は低となり
、Ａ４の動作を停止する。

能動素子Ａ２とＡ３の論理状態は変化することなく維持
される。次のタイムスロツトＴ４中では、ＣＬＫｌは高
となり、ＣＬＫ２とＣＬＫ３は高に維持され、ＣＬＫ４
は低に維持される。このタイムスロツト間では、能動素
子Ａ１が付勢され、そこで能動素子Ａ２の出力から帰還
入力Ｆ１を通して与えられた論理信号ＬはインバータＶ
１によつて反転される。またデータ入力入力Ｄ２に論理
状態Ｌとして現われる。次のタイムスロツトＴ５間では
、ＣＬＫｌとＣＬＫ２は高に維持され、ＣＬＫ３が低と
なり、ＣＬＫ４は低に維持される。これによつて能動素
子Ａ３とＡ４は消勢され、Ａ１とＡ４は付勢状態に保持
され論理状態は変化しない。次のタイムスロツトＴ６中
では、ＣＬＫｌとＣＬＫ２は高、ＣＬＫ３は低に維持さ
れ、ＣＬＫ４が高となつて能動素子Ａ４を付勢し、これ
は帰還入力Ｆ４で二回目の論理信号Ｓを受信する。

ＳはインバータＶ４で反転される。

そして能動素子Ａ３の帰還人力Ｆ３に、この論理状態は
現われる。能動素子Ａ１とＡ２の論理状態は変化せずそ
のまま維持される。その論理状態Ｌは前位のビツトの能
動素子Ａ４へ転送される。次のタイムスロツトＴ７中で
は、ＣＬＫｌは高に維持され、ＣＬＫ２は低となり、Ｃ
ＬＫ３は低を維持し、ＣＬＫ４は高に維持される。

能動素子Ａ２は停止し、データは転送されないＯ次のタ
イムスロツトＴ８において、ＣＬＫｌは高、ＣＬＫ２は
低に維持され、ＣＬＫ３は高となり、ＣＬＫ４は高に維
持される。

ここで能動素子Ａ３は、二番目の論理信号ｇを再び反転
するように、また能動素子Ａ２の帰還入力Ｆ２にＳ状態
として現われるように付勢する。加えて、最初の論理信
号の論理状態は素子Ａ４から進行上の次のビツトの素子
Ａ３まで転送される。

クロツク信号のシーケンスを単純に逆転することによつ
て、データがシフトレジスタの逆の方向に転送されると
いうことがわかる。それ故本発明は、Ｉ２Ｌ技術におい
て実施することができ、また能動素子として単純に構成
された同一の［２Ｌユニツトを利用するスタテイツクシ
フトレジスタに関するものである。

シフトレジスタは両方向性であり、データ流の方向は単
にレジスタに与えられる制御信号成分のタイムシーケン
スによつて決定される。このようにして、外部のデータ
転送方向の制御線を必要としない。加えて、シフトレジ
スタのりセツトは、単に全制御信号成分を同時に低とし
その後制御信号シーケンスを再起動することによつて実
現される。

シフトレジスタの能動素子間に分離素子を必要としない
。分離素子、データ転送方向制御線およびりセツト制御
線の必要性がないので、チツプの単位面積当りの密度が
高い単純化された構造が可能になる。本発明の一つの選
択された実施例は、説明を目的として本文中に述べられ
ているが、この実施例に対して多種多様の修正や変更を
行なうことができることは明白である。

特許請求の範囲によつて定義されるように、本発明の範
囲内含まれるすべての変化、修正を包含することを本発
明は意図している。

【図面の簡単な説明】

第１図は、本発明のシフトレジスタの論理図であり、第
２図は、本発明のシフトレジスタの一ビツトの概要図で
あり、第３図は、本発明のシフトレジスタが第一の（前
）方向にデータをシフトするために利用される制御信号
を示した図であり、第４図は、本発明のシフトレジスタ
が第二の（逆）方向にデータをシフトするために必要な
制御信号を示した図である。 主要部分の符号の説明、Ａ・・・・・・能動素子、Ｂ・
・・・・・ビツト、Ｃ・・・・・・制御信号入力、ＣＬ
Ｋ・・・・・・制御信号の成分、Ｄ・・・・・・データ
入力、Ｇ・・・・・・制御信号発生手段、Ｊ・・・・・
・インジエクタトランジスタ、Ｒ・・・・・・りセツト
制御手段、Ｖ・・・・・・インバータトランジスタ、１
０・・・・・・第一の端子、１２・・・・・・制御端子
、１４・・・・・・第二の端子、１６・・・・・・制御
端子、１８・・・・・・第一のインバータトランジスタ
端子、２０・・・・・・第二のインバータトランジスタ
端子、２２・・・・・・第三のインバータトランジスタ
端子。

Claims (1)

1. 【特許請求の範囲】 １ 動作可能なように接続された所定数の能動素子を含
   むビットと、タイムシームケンスにおいて複数の成分を
   含む制御信号を発生する手段とを含み、該成分はそれぞ
   れ前記素子の異なる一つへ接続され、またパルスが存在
   する時その継続期間中該パルスが与えられた素子を付勢
   するパルスを少なくとも１つ含み、各素子はＩ＾２Ｌユ
   ニットを含むシフトレジスタにおいて、各素子は隣接す
   る素子に動作可能なように交叉結合されており、前記制
   御信号成分の該タイムシーケンスは前記ビットを通るデ
   ータの転送方向を決定することを特徴とするシフトレジ
   スタ。 ２ 特許請求の範囲第１項に記載のレジスタにおいて、
   前記の成分は与えられたタイムシーケンスに従い発生し
   、前記タイムシーケンスは前記ビットを通るデータの転
   送方向を決定することを特徴とするＩ＾２Ｌスタテイツ
   クシフシレジスタ。 ３ 特許請求の範囲第２項に記載のレジスタにおいて、
   前記タイムシーケンスを反転すると前記ビットを通るデ
   ータ転送方向の反転を生じることを特徴とするＩ＾２Ｌ
   スタティックシフトレジスタ。 ４ 特許請求の範囲第１項に記載のレジスタにおいて、
   更に、前記ビットをリセットするための手段を含み、該
   リセット手段は、与えられた一定時間前記制御信号発生
   手段を消勢した後同手段を再起動するための手段を含む
   ことを特徴とするＩ＾２Ｌスタティックシフトレジスタ
   。 ５ 特許請求の範囲第１項に記載のレジスタにおいて、
   前記成分の各々がパルス列を含むことを特徴とするＩ＾
   ２Ｌスタティックシフトレジスタ。 ６ 特許請求の範囲第５項に記載のレジスタにおいて、
   前記パルス列がオーバラップしていることを特徴とする
   Ｉ＾２Ｌスタティックシフトレジスタ。 ７ 特許請求の範囲第５項に記載のレジスタにおいて、
   前記パルス列がノンオーバラップであることを特徴とす
   るＩ＾２Ｌスタティックシフトレジスタ。 ８ 特許請求の範囲第１項に記載のレジスタにおいて、
   前記素子はそれぞれデータ入力およびデータ出力を有し
   、各素子のデータ入力は前位素子のデータ出力へ動作可
   能なように接続され、各素子のデータ出力は前位素子の
   データ入力に動作可能なように接続されていることを特
   徴とするＩ＾２Ｌスタティックシフトレジスタ。 ９ 特許請求の範囲第１項に記載のレジスタにおいて、
   前記素子はそれぞれデータ入力およびデータ出力を有し
   、各素子のデータ出力は後位素子のデータ入力は後位素
   子のデータ出力へ動作可能なように接続されることを特
   徴とするＩ＾２Ｌスタティックシフトレジスタ。 １０ 特許請求の範囲第１項に記載のレジスタにおいて
   、前記素子はそれぞれデータ入力およびデータ出力を有
   し、各素子のデータ入力が前位、後位両素子のデータ出
   力へ動作可能なように接続されることを特徴とするＩ＾
   ２Ｌスタティックシフトレジスタ。 １１ 特許請求の範囲第１項に記載のレジスタにおいて
   、各素子が隣接の両素子と動作可能なように交叉、結合
   されることを特徴とするＩ＾２Ｌスタティックシフトレ
   ジスタ。 １２ 特許請求の範囲第１項に記載のレジスタにおいて
   、各素子は制御信号入力を含み、該制御信号入力は前記
   制御信号発生手段に動作可能に接続され、前記制御信号
   成分の異なる一つを受信することを特徴とするＩ＾２Ｌ
   スタティックシフトレジスタ。 １３ 特許請求の範囲第１項に記載のレジスタにおいて
   、前記ユニットの各々は制御信号入力、インバータトラ
   ンジスタおよびインジェクタトランジスタを含み、前記
   インバータトランジスタと前記インジェクタトランジス
   タは動作可能なように前記制御信号入力と与えられた電
   位源の間に接続されることを特徴とするＩ＾２Ｌスタテ
   ィックシフトレジスタ。 １４ 特許請求の範囲第１３項に記載のレジスタにおい
   て、前記電位源は地気であることを特徴とするＩ＾２Ｌ
   スタティックシフトレジスタ。 １５ 特許請求の範囲第１３項に記載のレジスタにおい
   て、前記インジェクタトランジスタは制御端子と第一お
   よび第二の端子を含み、前記制御端子が動作可能なよう
   に与えられた電位源に接続され、前記第一の端子は動作
   可能なように前記制御信号入力へ接続され、前記第二の
   端子は動作可能なように前記インバータトランジスタへ
   接続されることを特徴とするＩ＾２Ｌスタティックシフ
   トレジスタ。 １６ 特許請求の範囲１５項に記載のレジスタにおいて
   、前記電位源は地気であることを特徴とするＩ＾２Ｌス
   タティックシフトレジスタ。 １７ 特許請求の範囲第１５項に記載のレジスタにおい
   て、前記インジェクタトランジスタの第一の端子をエミ
   ッタとすることを特徴とするＩ＾２Ｌスタティックシフ
   トレジスタ。 １８ 特許請求の範囲第１５項に記載のレジスタにおい
   て、前記インジェクタトランジスタの第二の端子をコレ
   クタとすることを特徴とするＩ＾２Ｌスタティックシフ
   トレジスタ。 １９ 特許請求の範囲第１３項に記載のレジスタにおい
   て、前記インバータトランジスタは制御端子ならびに第
   一、第二、および第三の端子を含くみ、前記インバータ
   トランジスタの前記制御端子は動作可能なように前記イ
   ンジエクタトランジスタへ接続され、前記第一のインバ
   ータトランジスタ端子は動作可能なように前記ユニツト
   へ接続され、前記第二のインバータトランジスタ端子は
   動作可能なように後位ユニツトへ接続され、前記第三の
   インバータトランジスタ端子は動作可能なように与えら
   れた電位源へ接続されることを特徴とするＩ＾２Ｌスタ
   ティックシフトレジスタ。 ２０ 特許請求の範囲第１９項に記載のレジスタにおい
   て、前記電位源が地気であることを特徴とするＩ＾２Ｌ
   スタテイツクシフトレジスタ。 ２１ 特許請求の範囲第１９項に記載のレジスタにおい
   て、前記第一および第二のインバータトランジスタ端子
   をコレクタすることを特徴とするＩ＾２Ｌスタティック
   シフトレジスタ。 ２２ 特許請求の範囲第１９項に記載のレジスタにおい
   て、前記第三のインバータトランジスタ端子をエミッタ
   とすることを特徴とするＩ＾２Ｌスタティックシフトレ
   ジスタ。 ２３ 特許請求の範囲第１９項に記載のレジスタにおい
   て、前記素子がデータ入力を持ち、前記インバータトラ
   ンジスタ制御端子は動作可能なように前記データ入力へ
   接続されることを特徴とするＩ＾２Ｌスタティックシフ
   トレジスタ。 ２４ 特許請求の範囲第１５項に記載のレジスタにおい
   て、前記インバータトランジスタは制御端子ならびに第
   一、第二および第三の端子を含み、前記インバータトラ
   ンジスタの前記制御端子は動作可能なように前記インジ
   エクタトランジスタへ接続され、前記第一のインバータ
   トランジスタ端子は動作可能なように前位ユニツトへ接
   続され、前記第二のインバータトランジスタ端子は動作
   可能なように後位ユニツトへ接続され、前記第三インバ
   ータトランジスタ端子は動作可能なように与えられた電
   位源へ接続されることを特徴とするＩ＾２Ｌスタティッ
   クシフトレジスタ。 ２５ 特許請求の範囲第１項に記載のレジスタにおいて
   、各前記ビットは所定数のＩ＾２Ｌユニットを含み、前
   記制御信号は前記所定数の成分を含んでいることを特徴
   とするＩ＾２Ｌスタティックシフトレジスタ。 ２６ 特許請求の範囲第２５項に記載のレジスタにおい
   て、各々の前記成分は少くとも一つの正クロックパルス
   を含んでいることを特徴とするＩ＾２Ｌスタティックシ
   フトレジスタ。 ２７ 特許請求の範囲第２６項に記載のレジスタにおい
   て、前記パルスシーケンスは前記素子の動作順序を決定
   することを特徴とするＩ＾２Ｌスタティックシフトレジ
   スタ。 ２８ 特許請求の範囲第２６項に記載のレジスタにおい
   て、前記パルスの継続時間は前記素子の動作時間を決定
   することを特徴とするＩ＾２Ｌスタティックシフトレジ
   スタ。