JPS5847092B2 - 論理回路 - Google Patents
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- JPS5847092B2 JPS5847092B2 JP51150198A JP15019876A JPS5847092B2 JP S5847092 B2 JPS5847092 B2 JP S5847092B2 JP 51150198 A JP51150198 A JP 51150198A JP 15019876 A JP15019876 A JP 15019876A JP S5847092 B2 JPS5847092 B2 JP S5847092B2
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Description
【発明の詳細な説明】
この発明はフリップフロップ回路と同様な動作をする論
理回路に関する。
理回路に関する。
従来知られている同期型のＤ型フリップフロップ回路（
以下ＦＦと略称する）は、一般に第１図あるいは第２図
のように構成されている。
以下ＦＦと略称する）は、一般に第１図あるいは第２図
のように構成されている。
第１図は６個のナントゲートを用いた例で、クロックパ
ルスＣＰを受けて動作し、入力り信号を１クロックパル
ス時間遅らせた出力Ｑを得る。
ルスＣＰを受けて動作し、入力り信号を１クロックパル
ス時間遅らせた出力Ｑを得る。
Ｑは出力Ｑと逆相の出力である。
第２図は８個のナントゲートを用いた例で、クロックパ
ルスＣＰおよびこれと逆相のクロックパルスＣＰにより
動作する。
ルスＣＰおよびこれと逆相のクロックパルスＣＰにより
動作する。
このようなり型ＦＦは使用する素子によって動作上限周
波数や最低消費電力が決まってしまう。
波数や最低消費電力が決まってしまう。
従って、同じ素子を用いてより高い周波数まで動き、最
低消費電力も少ないような回路構成が望まれることは言
うまでもない。
低消費電力も少ないような回路構成が望まれることは言
うまでもない。
この発明は、パルスの通過するゲートの数を減少させる
ことで高速動作を可能とし、更に低電力動作、集積度向
上を可能とした論理回路を提供するものである。
ことで高速動作を可能とし、更に低電力動作、集積度向
上を可能とした論理回路を提供するものである。
この発明に係る論理回路は、基本的にナントゲートまた
はノアゲート４個で構成される。
はノアゲート４個で構成される。
第３図はナントゲートを用いた場合の基本構成である。
即ち、第１、第２のナントゲートＧ□ 、Ｇ２は互いに
一方の出力を他方の入力に帰還し、同様に第３、第４の
ナンドゲー）Ｇ３．Ｇ４についても一方の出力を他方の
入力に帰還すると共Ｋ、第１、第２のナントゲートＧ１
．Ｇ２の出力をそれぞれ第３、第４のナントゲートＧ３
．Ｇ、に入力している。
一方の出力を他方の入力に帰還し、同様に第３、第４の
ナンドゲー）Ｇ３．Ｇ４についても一方の出力を他方の
入力に帰還すると共Ｋ、第１、第２のナントゲートＧ１
．Ｇ２の出力をそれぞれ第３、第４のナントゲートＧ３
．Ｇ、に入力している。
そして、第１１第２のゲートＧ１．Ｇ２に共通にクロッ
クパルスＣＰを入力し、第３、第４のゲートＧ３ 、Ｇ
４に共通にこれと逆相のクロックパルスＣＰを入力し、
第１、第２のゲートにそれぞれ信号り、Ｄを入力して第
３、第４のゲートから出力Ｑ１’Ｑ２を得るようになっ
ている。
クパルスＣＰを入力し、第３、第４のゲートＧ３ 、Ｇ
４に共通にこれと逆相のクロックパルスＣＰを入力し、
第１、第２のゲートにそれぞれ信号り、Ｄを入力して第
３、第４のゲートから出力Ｑ１’Ｑ２を得るようになっ
ている。
この発明に係る論理回路は、Ｄ型ＦＦ類似の動作を行い
、これを用いてＤ型ＦＦと同様に例えば任意の計数回路
等を構成することができる。
、これを用いてＤ型ＦＦと同様に例えば任意の計数回路
等を構成することができる。
そしてこの発明によれば、後に具体例を挙げて説明する
とおり、従来のＤ型ＦＦと比べてパルスの通過ゲート数
が少なくなるため高速動作が可能となり、また使用ゲー
ト数が少なくて済むため低消費電力動作が可能となる。
とおり、従来のＤ型ＦＦと比べてパルスの通過ゲート数
が少なくなるため高速動作が可能となり、また使用ゲー
ト数が少なくて済むため低消費電力動作が可能となる。
この論理回路の動作タイミングチャートを第４図に示す
。
。
第５図は比較のために示した第２図の回路の動作タイミ
ングチャートである。
ングチャートである。
第３図の論理回路を０ＭＯ８やＴＴＬで構成して実験し
た結果、第６図に示したようにクロックパルスｃｐ、ｃ
ｐが共に高レベルである時間なｔｎ（＝ｔ１ 、ｔ２
ｊ・・・・・・）とすると、ｔｎは１ゲート当りの伝達
遅延時間なｔｐｄとしたとき、はＩテ という条件を満たすことが必要であった。
た結果、第６図に示したようにクロックパルスｃｐ、ｃ
ｐが共に高レベルである時間なｔｎ（＝ｔ１ 、ｔ２
ｊ・・・・・・）とすると、ｔｎは１ゲート当りの伝達
遅延時間なｔｐｄとしたとき、はＩテ という条件を満たすことが必要であった。
（１）式で負記号は共に低レベルである時間を意味する
。
。
これに対し、論理素子としてＩ２Ｌ （Ｉｎｔｅｇｒ
ａｔｅｄＩｎｊｅｃｔｉｏｎ Ｌｏｇｉｃ ）を用いて
実験した場合には、クロックパルスＣＰ、ＣＰに対する
条件は有利になり、（１）式に対してほぼ なる条件を満たせばよかった。
ａｔｅｄＩｎｊｅｃｔｉｏｎ Ｌｏｇｉｃ ）を用いて
実験した場合には、クロックパルスＣＰ、ＣＰに対する
条件は有利になり、（１）式に対してほぼ なる条件を満たせばよかった。
■２Ｌは最近開発された論理素子で、等価回路で示すと
第７図のように、インバータ用ＮＰＮトランジスタＴ１
と、このトランジスタＴ０ のベースにコレクタを
、エミッタにベースを接続したインジェクタ用ＰＮＰ）
ランジスタＴ２ とから構成される。
第７図のように、インバータ用ＮＰＮトランジスタＴ１
と、このトランジスタＴ０ のベースにコレクタを
、エミッタにベースを接続したインジェクタ用ＰＮＰ）
ランジスタＴ２ とから構成される。
インバータ用トランジスタＴ１ は通常のプレーナトラ
ンジスタにおけるエミッタとコレクタな逆にしたいわゆ
る逆構造パーティカルトランジスタにより構成され、イ
ンジェクタ用トランジスタＴ２はそのコレクタ、ベース
をそれぞれインバータ用トランジスタＴ□ のベース、
エミッタと共用する形でラテラル構造のトランジスタと
して構成される。
ンジスタにおけるエミッタとコレクタな逆にしたいわゆ
る逆構造パーティカルトランジスタにより構成され、イ
ンジェクタ用トランジスタＴ２はそのコレクタ、ベース
をそれぞれインバータ用トランジスタＴ□ のベース、
エミッタと共用する形でラテラル構造のトランジスタと
して構成される。
そして、インジェクタ用トランジスタＴ２のエミッタに
外部電源Ｖ。
外部電源Ｖ。
８を印加してこのトランジスタＴ２ を介してインバー
タ用トランジスタＴ１ のベースに電荷を供給すること
により論理動作を行わせるものである。
タ用トランジスタＴ１ のベースに電荷を供給すること
により論理動作を行わせるものである。
第７図の例ではインバータ用トランジスタＴ１ をマル
チコレクタ形式として３個の出力端０ＵＴ１〜０ＵＴ３
を設け、また３個の入力端ＩＮ、〜■Ｎ３を設けており
、この工２Ｌの記号を以下の説明では第８図のよ５に表
わすことにする。
チコレクタ形式として３個の出力端０ＵＴ１〜０ＵＴ３
を設け、また３個の入力端ＩＮ、〜■Ｎ３を設けており
、この工２Ｌの記号を以下の説明では第８図のよ５に表
わすことにする。
この記号を用いれば、第３図の論理回路は第９図のよう
に表わされる。
に表わされる。
Ｉ２Ｌを用いた場合に、（２）式に示すようにクロック
パルスに対する条件がゆるくなる理由としては次のよう
なことが考えられる。
パルスに対する条件がゆるくなる理由としては次のよう
なことが考えられる。
第１に■２Ｌの閾値が高レベル側に片寄っていることに
よる。
よる。
第１０図は０ＭＯ８と■２Ｌの場合について論理振幅が
等しいと仮定してインバータの入出力特性を比較して示
したものである。
等しいと仮定してインバータの入出力特性を比較して示
したものである。
横軸、縦軸とも単位はボルト〔ｖ〕である。
即ち、一般に０ＭＯ８の場合には破線イで示すように閾
値は論理振幅のほぼ中間点に設定されるのに対し、Ｉ２
Ｌの場合には実線口のように閾値は論理振幅の中間点よ
り高レベル側にある。
値は論理振幅のほぼ中間点に設定されるのに対し、Ｉ２
Ｌの場合には実線口のように閾値は論理振幅の中間点よ
り高レベル側にある。
第２に、Ｉ２Ｌでは大電流動作のとき、入力電位が低レ
ベルから高し゛ベルになる時間に比べて高レベルから低
レベルになる時間が著しく長いという性質があることが
原因になっていると思われる。
ベルから高し゛ベルになる時間に比べて高レベルから低
レベルになる時間が著しく長いという性質があることが
原因になっていると思われる。
（２）式のように動作範囲が広いということは、単に安
定動作が得やすいというだけでなく、実際にクロックパ
ルスを作る際にも非常に有利になる。
定動作が得やすいというだけでなく、実際にクロックパ
ルスを作る際にも非常に有利になる。
例えば０ＭＯ８を用いる場合には、クロックパルスｃｐ
、ｃｐを得るために第１１図に示すようにインバータ２
段とナントゲートを必要とするのに対し、Ｉ２Ｌの場合
には第１２図のように１個のインバータでクロックパル
スＣＰ、ＣＰを作っても十分動作させることができる。
、ｃｐを得るために第１１図に示すようにインバータ２
段とナントゲートを必要とするのに対し、Ｉ２Ｌの場合
には第１２図のように１個のインバータでクロックパル
スＣＰ、ＣＰを作っても十分動作させることができる。
以下の説明では、主としてＩ２Ｌを用いた場合を例に挙
げ、論理記号も第８図に示したようにＩ２Ｌの特性にあ
った多出力のナントゲートで表わすことにする。
げ、論理記号も第８図に示したようにＩ２Ｌの特性にあ
った多出力のナントゲートで表わすことにする。
勿論、通常の１出力ナンドゲートに書き直せば、各回路
はそのままＣＭＯ３やＴＴＬを用いたものに使える。
はそのままＣＭＯ３やＴＴＬを用いたものに使える。
第９図の論理回路を安定に高周波まで動作させるには、
まずクロックパルスＣＰ、ＣＰの時間関係が重要である
。
まずクロックパルスＣＰ、ＣＰの時間関係が重要である
。
この点については、第１３図に示すようにクロックパル
スＣＰ、ＣＰを出カスるゲートの入力信号Ａ、Ａが、第
１４図のように共にデユーティサイクル５０％であり、
かつ互いに完全な逆位相の関係にある場合に最も安定に
高周波まで動作する。
スＣＰ、ＣＰを出カスるゲートの入力信号Ａ、Ａが、第
１４図のように共にデユーティサイクル５０％であり、
かつ互いに完全な逆位相の関係にある場合に最も安定に
高周波まで動作する。
従って実際に回路を動作させるときには、できるだけ第
１４図のＡ、Ａに近い波形になるようにパルスの遅れを
調節することが大切である。
１４図のＡ、Ａに近い波形になるようにパルスの遅れを
調節することが大切である。
なお、高周波動作を主体として、大電流領域で動作させ
る場合には、むしろＡ、Ａの低レベル状態に重なりがあ
った方がよい。
る場合には、むしろＡ、Ａの低レベル状態に重なりがあ
った方がよい。
この場合クロックパルスｃｐ、ｃｐは第１５図に示すよ
うに高レベルの状態に重なりがあることになる。
うに高レベルの状態に重なりがあることになる。
パルスの遅か時間の調節のしやすさという点においても
、工２Ｌは有利である。
、工２Ｌは有利である。
即ち、Ｉ２Ｌの場合、特に大電流動作においては伝達遅
延時間ｔｐｄは大部分が蓄積電荷のはき出し時間で決ま
る。
延時間ｔｐｄは大部分が蓄積電荷のはき出し時間で決ま
る。
一方、Ｉ２Ｌのインバータ用トランジスタのコレクタの
中でもインジェクタ用トランジスタノ工□ツタ（以下、
このエミッタをインジェクタと呼ぶ）の近くに配置され
たもの程、電流増幅率βは大きく、従って電荷はき出し
能力も太きい。
中でもインジェクタ用トランジスタノ工□ツタ（以下、
このエミッタをインジェクタと呼ぶ）の近くに配置され
たもの程、電流増幅率βは大きく、従って電荷はき出し
能力も太きい。
また、インバータのベース電極からコレクタマチの抵抗
が小さい程、蓄積電荷を早くはき出すことができる。
が小さい程、蓄積電荷を早くはき出すことができる。
そこで、パルスの遅れを少なくしたイ場合にはインバー
タのコレクタをできるだけインジェクタに近く、またベ
ース電極との間の抵抗が小さくなるように配置すればよ
い。
タのコレクタをできるだけインジェクタに近く、またベ
ース電極との間の抵抗が小さくなるように配置すればよ
い。
更にパルスの遅れを小さくするには、インバータのコレ
クタを２個並列に接続して出力とすれば、βが大きくな
るので有効である。
クタを２個並列に接続して出力とすれば、βが大きくな
るので有効である。
逆にパルスの遅れを大きくするには、配置関係を上記と
逆にすればよいし、またインジェクタからの供給電流を
減らすことでも可能であり、更に途中の静電容量を大き
くする等の手段を講じてもよい。
逆にすればよいし、またインジェクタからの供給電流を
減らすことでも可能であり、更に途中の静電容量を大き
くする等の手段を講じてもよい。
第１２図に示したクロックパルスｃｐ、ｃｐを得る基本
回路をＩ２Ｌで実現した例を第１６図に示ス。
回路をＩ２Ｌで実現した例を第１６図に示ス。
即ち、クロックパルスＣＰｏをゲートＧＡに入れ、その
２つの出力にクロックパルスＣＰを得、残りの出力を入
力とするもう一つのゲートＧＢによりクロックパルスＣ
Ｐを得るものである。
２つの出力にクロックパルスＣＰを得、残りの出力を入
力とするもう一つのゲートＧＢによりクロックパルスＣ
Ｐを得るものである。
この回路は大電流で使用するのに適しているがパルスの
遅れを調節することによってより低電流で動作可能とす
ることができる。
遅れを調節することによってより低電流で動作可能とす
ることができる。
即ち、ゲートＧＡの出力端であるコレクタのうちゲート
ＧＢにつながるものを他のコレクタよりインジェクタに
近く配置し、またゲートＧＢの出力端であるコレクタを
ベース電極に近づけて配置することにより、クロックパ
ルスＣＰ、ＣＰの時間関係が改善されてより低電流で動
作するようになる。
ＧＢにつながるものを他のコレクタよりインジェクタに
近く配置し、またゲートＧＢの出力端であるコレクタを
ベース電極に近づけて配置することにより、クロックパ
ルスＣＰ、ＣＰの時間関係が改善されてより低電流で動
作するようになる。
第１７図はゲートＧＡのコレクタを増して２個並列接続
してゲートＧＢに入力するようにした例、第１８図は更
にゲートＧＢについてコレクタを多くして並列接続して
出力を取出すようにした例であり、このように構成する
ことで前述したように高周波動作に有利となる。
してゲートＧＢに入力するようにした例、第１８図は更
にゲートＧＢについてコレクタを多くして並列接続して
出力を取出すようにした例であり、このように構成する
ことで前述したように高周波動作に有利となる。
第１９図は、高周波まで大電流領域、小電流領域共に良
好に動作させるに適したクロックパルスを得る回路例で
ある。
好に動作させるに適したクロックパルスを得る回路例で
ある。
即ち、ゲートＧＡにＣＰ。を入力し、その出力の一部を
ゲートＧＢに入れ、ゲートＧＢの出力を更にゲートＧ。
ゲートＧＢに入れ、ゲートＧＢの出力を更にゲートＧ。
を通してクロックパルスＣＰを得、一方ゲートＧＡの他
の出力をゲートＧＤを介してクロックパルスＣＰを得る
ようになっている。
の出力をゲートＧＤを介してクロックパルスＣＰを得る
ようになっている。
ここで、ゲートＧＤのインジェクタ形状を選び、このゲ
ートＧＤに供給される電流をゲートＧＢより小さくして
、入力部の電位が低レベルから高レベルになるに要する
時間がゲートＧＢに比べて長くかかるように工夫しであ
る。
ートＧＤに供給される電流をゲートＧＢより小さくして
、入力部の電位が低レベルから高レベルになるに要する
時間がゲートＧＢに比べて長くかかるように工夫しであ
る。
これにより、蓄積電荷による信号遅れがないような小電
流領域でも良好な高周波動作が可能となる。
流領域でも良好な高周波動作が可能となる。
なお、インジェクタの形状を変えなくても、例えば第１
９図に破線で示したようにゲートＧＤの入力部に静電容
量を置くことで同様の効果が得られる。
９図に破線で示したようにゲートＧＤの入力部に静電容
量を置くことで同様の効果が得られる。
また、第１９図ではゲートＧＡ、ＧＢにおいてコレクタ
を２個並列接続して用いているが、ゲートＧ。
を２個並列接続して用いているが、ゲートＧ。
、ＧＤについても同様にすればより有利である。
勿論、コレクタを並列接続しなくても動作可能である。
実際に第１９図の回路を第９図の回路に接続して２進計
数回路を構成した場合の動作周波数と消費電力の関係を
第２０図に示す。
数回路を構成した場合の動作周波数と消費電力の関係を
第２０図に示す。
第１図の回路をＩ２Ｌで作って同様の２進計数回路を構
成した場合の特性を従来例として併せて示した。
成した場合の特性を従来例として併せて示した。
図から明らかなように、従来の回路では５ＭＨｚまでし
か動作しなかったのに対し、この発明の回路では１１Ｍ
Ｈ２まで動作している。
か動作しなかったのに対し、この発明の回路では１１Ｍ
Ｈ２まで動作している。
また、動作周波数を同じにした場合、この発明に係る回
路では消費電力が従来の約恥に減少している。
路では消費電力が従来の約恥に減少している。
第１４図に示すようなパルスＡ、Ａは、リニア回路を利
用して容易に作ることができる。
用して容易に作ることができる。
第２１図は第１５図のようなパルスＡ、Ａを得るための
回路例で、パルスＣＰｏを入れるトランジスタＴｒ１
と比較電圧ｖ ｒｅｆを入れるトランジスタＴｒ２とに
まり差動増幅器を構成したものといえる。
回路例で、パルスＣＰｏを入れるトランジスタＴｒ１
と比較電圧ｖ ｒｅｆを入れるトランジスタＴｒ２とに
まり差動増幅器を構成したものといえる。
トランジスタＴｒ□ 、Ｔｒ２は特性が揃ったもので、
一方がオンするとき他方がオフするようになっており、
これにより互いに逆相の関係にあるパルスＡ、Ａが得ら
れる。
一方がオンするとき他方がオフするようになっており、
これにより互いに逆相の関係にあるパルスＡ、Ａが得ら
れる。
また、クロックパルスＣＰ、ＣＰを得る回路の一部にリ
ニアゲートを用いることも有効である。
ニアゲートを用いることも有効である。
第２２図、第２３図はその例である。
これらの回路で、リニアゲートによる時間遅れを■２Ｌ
と等しくするためには、リニアゲートのトランジスタを
Ｉ２Ｌのインバータ用トランジスタと同様、半導体基板
をエミッタとする逆構造パーティカルトランジスタとす
ることが望ましい。
と等しくするためには、リニアゲートのトランジスタを
Ｉ２Ｌのインバータ用トランジスタと同様、半導体基板
をエミッタとする逆構造パーティカルトランジスタとす
ることが望ましい。
また、第２４図はリニアゲートのみを用いてＡ、Ａから
クロックパルスＣＰ、ＣＰを得るようにした例で、高周
波動作に適している。
クロックパルスＣＰ、ＣＰを得るようにした例で、高周
波動作に適している。
高周波まで安定して動作させるためには、使用するゲー
トの形状にも十分注意する必要がある。
トの形状にも十分注意する必要がある。
例工ば、クロックパルスｃｐ、ｃｐを出力する段のケー
トの２個のコレクタはできるだけ特性をそろえることが
望ましく、従って、コレクタの面積、コレクタとインジ
ェクタ間の抵抗、コレクタ・ベース電極間の抵抗を同じ
にした方がよい。
トの２個のコレクタはできるだけ特性をそろえることが
望ましく、従って、コレクタの面積、コレクタとインジ
ェクタ間の抵抗、コレクタ・ベース電極間の抵抗を同じ
にした方がよい。
リニアゲートを用いた場合にも、第２２図、第２３図、
第２４図等で対にして使っているトランジスタは特性が
揃っていることが望ましい。
第２４図等で対にして使っているトランジスタは特性が
揃っていることが望ましい。
ＣＰ、ＣＰを受けて動作するゲートについても同様のこ
とがいえる。
とがいえる。
即ち、第３図、第９図において、ゲートＧ１ と０２
、ゲートＧ３ と０４はそれぞれ特性が揃っていること
が望ましい。
、ゲートＧ３ と０４はそれぞれ特性が揃っていること
が望ましい。
第２５図は第９図に示した論理回路の出力に第５、第６
のゲー）Ｇ、、Ｇ、からなるラッチ回路を付加してＤ型
ＦＦとした実施例である。
のゲー）Ｇ、、Ｇ、からなるラッチ回路を付加してＤ型
ＦＦとした実施例である。
第９図の構成では出力Ｑ１．Ｑ２は第４図に示したよう
に相補出力とならないが、第２５図のようにラッチ回路
を設けることにより、第５図に示したと同様な相補出力
Ｑ、Ｑが得られる。
に相補出力とならないが、第２５図のようにラッチ回路
を設けることにより、第５図に示したと同様な相補出力
Ｑ、Ｑが得られる。
第２６図は第２５図の回路を変形して、ゲートＧ５．Ｇ
６からなるラッチ回路をゲートＧ１Ｇ２とゲートＧ３．
Ｇ４の間に設けたもので、第９図の場合と出力Ｑ１−
Ｇ２の関係が逆になる。
６からなるラッチ回路をゲートＧ１Ｇ２とゲートＧ３．
Ｇ４の間に設けたもので、第９図の場合と出力Ｑ１−
Ｇ２の関係が逆になる。
また、第２１図に示すように、第２６図に比ベゲ−）Ｇ
□ ｊＧ２のコレクタをそれぞれ１個ずつ多くすれば、
そのコレクタ出力を内部クロックパルスとしてゲートＧ
３ 、Ｇ４に印加することで、第２６図に示した外部か
らのクロックパルスＣＰの供給を省略することができる
。
□ ｊＧ２のコレクタをそれぞれ１個ずつ多くすれば、
そのコレクタ出力を内部クロックパルスとしてゲートＧ
３ 、Ｇ４に印加することで、第２６図に示した外部か
らのクロックパルスＣＰの供給を省略することができる
。
第２８図は更に別の実施例で、第９図におけるゲートＧ
１．Ｇ２のコレクタ出力を１個増し、ゲートＧ２の出力
とゲートＧ３の出力を接続してＱ出力を得、ゲートＧ１
の出力とゲートＧ４の出力を接続してＱ出力を得るよ
うにしたものである。
１．Ｇ２のコレクタ出力を１個増し、ゲートＧ２の出力
とゲートＧ３の出力を接続してＱ出力を得、ゲートＧ１
の出力とゲートＧ４の出力を接続してＱ出力を得るよ
うにしたものである。
この実施例の動作タイミングチャートを示すと第２９図
のようになる。
のようになる。
第３０図はこの発明に係る論理回路を利用した２進計数
回路の例である。
回路の例である。
これは第２８図のＤ型ＦＦを若干変形したものであって
、ゲートＧ□〜Ｇ４を全て３出力とし、Ｄ、Ｄ入力とし
てそれぞれゲー）Ｇ４．Ｇ３の出力を入れて構成してい
る。
、ゲートＧ□〜Ｇ４を全て３出力とし、Ｄ、Ｄ入力とし
てそれぞれゲー）Ｇ４．Ｇ３の出力を入れて構成してい
る。
この計数回路の動作タイミングチャートは第３１図のよ
うになる。
うになる。
先に第２０図に示した測定結果はこの計数回路によるも
のである。
のである。
また、第３０図の回路は各ゲートの入力部電圧が第３２
図のようになっており、従ってこの回路をクロックパル
スＣＰの半分の長さを持ち半ピットスれたパルスが欲し
い場合にも利用できる。
図のようになっており、従ってこの回路をクロックパル
スＣＰの半分の長さを持ち半ピットスれたパルスが欲し
い場合にも利用できる。
更に、第３３図に示すように、第９図の論理回路を３段
縦続して最終段出力を初段に帰還すれば、６進計数回路
となる。
縦続して最終段出力を初段に帰還すれば、６進計数回路
となる。
その動作タイ□フグテヤートは第３４図に示すとおりで
ある。
ある。
第３３図では最終段の２個のゲー） Ｇ２３ ’ Ｇ２
４かもそれぞれ帰還ループを取り出しているが、１個の
ゲートのみから取り出して同様の機能を持たせることも
できる。
４かもそれぞれ帰還ループを取り出しているが、１個の
ゲートのみから取り出して同様の機能を持たせることも
できる。
第３５図はその例である。即ちゲートＧ２４のみから帰
還ループを取り出し、１つはそのままゲートＧ１ に、
もう１つは別途に設けた１段のゲートＧ。
還ループを取り出し、１つはそのままゲートＧ１ に、
もう１つは別途に設けた１段のゲートＧ。
１を介してゲートＧ２ に帰還したものである。
このような形式し東回路構成の都合上、片方のゲートか
らしか出力を取り出せないような場合に有効である。
らしか出力を取り出せないような場合に有効である。
同様のことは、第９図に示した基本回路同志の縦続接続
を行う場合にも利用することができ、例えば第３６図の
ようになる。
を行う場合にも利用することができ、例えば第３６図の
ようになる。
第３１図には５進計数回路の例を示した。
これは第３５図の計数回路において、ゲートＧ□４の出
力を最終段出力と共に帰還ループに取り出したものであ
る。
力を最終段出力と共に帰還ループに取り出したものであ
る。
この計数回路の動作タイミングチャートは第３８図のよ
うになる。
うになる。
第３９図は第３０図に示した２進計数回路と第３７図に
示した５進計数回路とを組合せて構成した１０進計数回
路の例である。
示した５進計数回路とを組合せて構成した１０進計数回
路の例である。
前段の２進計数回路の出力をそのまま後段の５進計数回
路の内部クロックパルスとして利用できるが、多くの出
力をとれないためこの例では途中にゲートを介在させて
出力数を増やしている。
路の内部クロックパルスとして利用できるが、多くの出
力をとれないためこの例では途中にゲートを介在させて
出力数を増やしている。
以上のようにして、この発明に係る論理回路を利用すれ
ば、通常のＤ型ＦＦと同様に任意の計数回路を構成する
ことができる。
ば、通常のＤ型ＦＦと同様に任意の計数回路を構成する
ことができる。
以上の計数回路の構成例では、第２８図のものを基本構
成としたが、ラッチ回路を設けた第２５図のものを基本
構成としてもよい。
成としたが、ラッチ回路を設けた第２５図のものを基本
構成としてもよい。
第２５図を基本構成とした４進計数回路の例を第４０図
に示す。
に示す。
この発明に係る論理回路の内容を変更するには、セット
端子、リセット端子を設ければよい。
端子、リセット端子を設ければよい。
その例を第４１図〜第４４図に示す。
これらの図において、Ｓがセット端子、Ｒがリセット端
子であり、Ｑｌ、Ｇ２は出力を次段へ接続する場合の端
子である。
子であり、Ｑｌ、Ｇ２は出力を次段へ接続する場合の端
子である。
これらはセット、リセットのされ方が少しずつ異なるが
、目的に応じて使い分ければよい。
、目的に応じて使い分ければよい。
この発明に係る論理回路は、Ｊ−ＫＦＦと同様の機能を
持つ回路としても利用することができる。
持つ回路としても利用することができる。
その一例を第４５図に示す。
これは、第９図に示した基本回路に対し、入力段にゲー
ト０３１〜Ｇ３４を付加して、出力をこれらのゲートＧ
３、〜Ｇ３４を介して図示のように帰還すると共に、ゲ
ート０３□〜Ｇ３４にに、に、Ｊ、Ｊを入力するように
したものである。
ト０３１〜Ｇ３４を付加して、出力をこれらのゲートＧ
３、〜Ｇ３４を介して図示のように帰還すると共に、ゲ
ート０３□〜Ｇ３４にに、に、Ｊ、Ｊを入力するように
したものである。
第２５図の構成を基本回路として利用すれば、第４６図
のようになる。
のようになる。
第２６図の構成を基本回路とすれば、更に簡単にＪ−Ｋ
ＦＦ類似の回路が得られる。
ＦＦ類似の回路が得られる。
第４Ｔ図がその実施例で、グー）Ｇ３．Ｇ４の出力をゲ
ートＧ１．Ｇ２に帰還してり、Ｄ入力をＪ、に入力とす
ればよい。
ートＧ１．Ｇ２に帰還してり、Ｄ入力をＪ、に入力とす
ればよい。
更に、第２１図に対応して、第４８図に示すようにゲー
トＧ１．Ｇ２の出力をクロックパルスＣＰに代って内部
クロックとしてゲートＧ３ 、Ｇ４に供給するようにす
れば、外部回路はより簡単なものとなる。
トＧ１．Ｇ２の出力をクロックパルスＣＰに代って内部
クロックとしてゲートＧ３ 、Ｇ４に供給するようにす
れば、外部回路はより簡単なものとなる。
この場合、第４９図に示すようにグー）Ｇ、、Ｇ６から
相補出力Ｑ、Ｑを取出すようにしてもよい。
相補出力Ｑ、Ｑを取出すようにしてもよい。
このような出力の取出し方は第４１図の場合にも勿論可
能である。
能である。
第５０図は第４９図の回路を２段接続して構成した同期
式３進計数回路の例である。
式３進計数回路の例である。
この計数回路の動作タイミングチャートは第５１図のよ
うになる。
うになる。
第５２図は、第４９図の回路にセット端子Ｓ、リセット
端子Ｒを設けた例である。
端子Ｒを設けた例である。
勿論、先にＤ型ＦＦの例で示したようにセット、リセッ
トをかけるゲートの数を目的に応じて減らしてもよい。
トをかけるゲートの数を目的に応じて減らしてもよい。
第２６図および第４７図のように途中にゲートＧ、、Ｇ
６からなるラッチ回路を設けた構成にすると、クロック
パルスＣＰ、ＣＰに対する制限が第９図の基本回路より
もゆるくなるという特徴がある。
６からなるラッチ回路を設けた構成にすると、クロック
パルスＣＰ、ＣＰに対する制限が第９図の基本回路より
もゆるくなるという特徴がある。
即ち、これらの構成では、第５３図に示すように、クロ
ックパルスＣＰが高レベルから低レベルニナ’）、クロ
ックパルスＣＰが低レベルから高レベルになるときの重
なり時間ｔ１□、ｔ０２・・・・・・だげが先に示した
式（１）または（２）を満足していればよい。
ックパルスＣＰが高レベルから低レベルニナ’）、クロ
ックパルスＣＰが低レベルから高レベルになるときの重
なり時間ｔ１□、ｔ０２・・・・・・だげが先に示した
式（１）または（２）を満足していればよい。
従って、第１６図に示した回路でクロックパルスＣＰ、
ＣＰを作れば十分低電流領域まで安定に動作させること
ができる。
ＣＰを作れば十分低電流領域まで安定に動作させること
ができる。
以上詳細に説明したように、この発明によればゲート数
４個という非常に少ない素子数によって種々の機能を持
った回路に利用できる高速かつ低消費電力の論理回路が
実現する。
４個という非常に少ない素子数によって種々の機能を持
った回路に利用できる高速かつ低消費電力の論理回路が
実現する。
また、その基本論理回路の入力段ゲートと出力段ゲート
の間にラッチ回路を介在させて出力を帰還する、という
簡単な構成で、Ｊ−ＫＦＦ類似の回路が実現する。
の間にラッチ回路を介在させて出力を帰還する、という
簡単な構成で、Ｊ−ＫＦＦ類似の回路が実現する。
なお、以上の説明では、途中から専らＩ２Ｌを用いた多
出力ナンドゲートによる例を挙げたが、これらは好まし
い実施例ということであって、この発明に係る論理回路
はＣＭＯ８やＴＴＬを用いたナントゲートで構成しても
よい。
出力ナンドゲートによる例を挙げたが、これらは好まし
い実施例ということであって、この発明に係る論理回路
はＣＭＯ８やＴＴＬを用いたナントゲートで構成しても
よい。
また、負論理で動作させる場合には、ナントゲートに代
ってノアゲートを用いればよい。
ってノアゲートを用いればよい。
更に、Ｉ２Ｌを用いた場合には、その性質から低レベル
を出力するのにインジェクタからの供給電力を断つとい
う手段を用いてもよい。
を出力するのにインジェクタからの供給電力を断つとい
う手段を用いてもよい。
その他この発明はその趣旨を逸脱しない範囲で種々変形
実施することが可能である。
実施することが可能である。
第１図および第２図はナントゲートを用いた従来のＤ型
ＦＦの構成例を示す図、第３図はナントゲートな用いた
この発明の一実施例の基本論理回路構成を示す図、第４
図はその論理回路の動作タイミングチャート、第５図は
第２図のＤ型ＦＦの動作タイミングチャート、第６図は
この発明の論理回路に用いるクロックパルスＣＰ、ＣＰ
の時間関係を示す図、第７図はＩ２Ｌの等価回路図、第
８図は■２Ｌによるナントゲートの記号を示す図、第９
図は第３図の論理回路をＩ２Ｌで構成した場合の回路構
成を示す図、第１０図はＣＭＯ８と■２Ｌの入出力特性
を示す図、第１１図は従来のクロックパルス発生回路を
示す図、第１２図はＩ２Ｌを用いた第９図の論理回路に
用いるクロックパルス発生回路を示す図、第１３図〜第
１５図はクロックパルスＣＰ、ＣＰを出力するゲートの
入力信号の時間関係を説明するための図、第１６〜第１
９図は■２Ｌを用いたクロックパルス発生回路の構成例
を示す図、第２０図はこの発明に係るＩ２Ｌを用いた論
理回路と従来の論理回路による動作周波数と消費電力の
関係を比較して示す図、第２１図は第１４図に示すパル
スＡ、Ａをリニア回路で作る場合の構成例を示す図、第
２２図および第２３図はクロックパルス発生回路の一部
にリニアゲートを用いた構成例を示す図、第２４図はリ
ニアゲートのみで構成したクロックパルス発生回路の例
を示す図、第２５図は第９図の基本論理回路にラッチ回
路を付加してＤ型ＦＦとした実施例を示す図、第２６図
はラッチ回路を入出力段の間に設けた実施例を示す図、
第２７図は第２６図におけるクロックパルスＣＰを内部
ゲートから得るようにした実施例を示す図、第２８図は
第９図の基本論理回路を変形して完全な相補出力を得る
ようにした実施例を示す図、第２９図はその動作タイ□
フグチャート、第３０図は第９図の論理回路を用いて構
成した２進計数回路例を示す図、第３１図はその動作タ
イミングチャートを示す図、第３２図は第３０図の各ゲ
ート入力部の電圧波形を示す図、第３３図は第２８図Ｏ
ＦＦを縦続して構成した６進計数回路例を示す図、第３
４図はその動作タイミングチャート、第３５図は第３３
図の変形例を示す図、第３６図は第９図の基本論理回路
の接続の仕方の一例を示す図、第３７図は第３５図を変
形した５進計数回路の構成例を示す図、第３８図はその
動作タイミングチャート、第３９図は第３０図と第３７
図を組合せた１０進計数回路の構成例を示す図、第４０
図は第２５図を基本構成とする４進計数回路の例を示す
図、第４１図〜第４４図は第９図の基本論理回路にセッ
ト、リセット端子を設けた例を示す図、第４５図〜第４
９図はこの発明に係るＪ−ＫＦＦ類似の回路構成例を示
す図、第５０図は第４９図の回路を用いた同期式３進計
数回路の構成例を示す図、第５１図はその動作タイミン
グチャート、第５２図は第４９図の回路にセット、リセ
ット機能を持たせた構成例を示す図、第５３図は第２６
図および第４Ｔ図の回路に用いられるクロックパルスの
時間関係を示す図である。 Ｇ１ ・・・第１のナントゲート、Ｇ２・・・第２のナ
ントゲート、Ｇ３・・・第３のナントゲート、Ｇ４・・
・第４のナントゲート、Ｇ、・・・第５のナントゲート
、Ｇ６・・・第６のナントゲート。
ＦＦの構成例を示す図、第３図はナントゲートな用いた
この発明の一実施例の基本論理回路構成を示す図、第４
図はその論理回路の動作タイミングチャート、第５図は
第２図のＤ型ＦＦの動作タイミングチャート、第６図は
この発明の論理回路に用いるクロックパルスＣＰ、ＣＰ
の時間関係を示す図、第７図はＩ２Ｌの等価回路図、第
８図は■２Ｌによるナントゲートの記号を示す図、第９
図は第３図の論理回路をＩ２Ｌで構成した場合の回路構
成を示す図、第１０図はＣＭＯ８と■２Ｌの入出力特性
を示す図、第１１図は従来のクロックパルス発生回路を
示す図、第１２図はＩ２Ｌを用いた第９図の論理回路に
用いるクロックパルス発生回路を示す図、第１３図〜第
１５図はクロックパルスＣＰ、ＣＰを出力するゲートの
入力信号の時間関係を説明するための図、第１６〜第１
９図は■２Ｌを用いたクロックパルス発生回路の構成例
を示す図、第２０図はこの発明に係るＩ２Ｌを用いた論
理回路と従来の論理回路による動作周波数と消費電力の
関係を比較して示す図、第２１図は第１４図に示すパル
スＡ、Ａをリニア回路で作る場合の構成例を示す図、第
２２図および第２３図はクロックパルス発生回路の一部
にリニアゲートを用いた構成例を示す図、第２４図はリ
ニアゲートのみで構成したクロックパルス発生回路の例
を示す図、第２５図は第９図の基本論理回路にラッチ回
路を付加してＤ型ＦＦとした実施例を示す図、第２６図
はラッチ回路を入出力段の間に設けた実施例を示す図、
第２７図は第２６図におけるクロックパルスＣＰを内部
ゲートから得るようにした実施例を示す図、第２８図は
第９図の基本論理回路を変形して完全な相補出力を得る
ようにした実施例を示す図、第２９図はその動作タイ□
フグチャート、第３０図は第９図の論理回路を用いて構
成した２進計数回路例を示す図、第３１図はその動作タ
イミングチャートを示す図、第３２図は第３０図の各ゲ
ート入力部の電圧波形を示す図、第３３図は第２８図Ｏ
ＦＦを縦続して構成した６進計数回路例を示す図、第３
４図はその動作タイミングチャート、第３５図は第３３
図の変形例を示す図、第３６図は第９図の基本論理回路
の接続の仕方の一例を示す図、第３７図は第３５図を変
形した５進計数回路の構成例を示す図、第３８図はその
動作タイミングチャート、第３９図は第３０図と第３７
図を組合せた１０進計数回路の構成例を示す図、第４０
図は第２５図を基本構成とする４進計数回路の例を示す
図、第４１図〜第４４図は第９図の基本論理回路にセッ
ト、リセット端子を設けた例を示す図、第４５図〜第４
９図はこの発明に係るＪ−ＫＦＦ類似の回路構成例を示
す図、第５０図は第４９図の回路を用いた同期式３進計
数回路の構成例を示す図、第５１図はその動作タイミン
グチャート、第５２図は第４９図の回路にセット、リセ
ット機能を持たせた構成例を示す図、第５３図は第２６
図および第４Ｔ図の回路に用いられるクロックパルスの
時間関係を示す図である。 Ｇ１ ・・・第１のナントゲート、Ｇ２・・・第２のナ
ントゲート、Ｇ３・・・第３のナントゲート、Ｇ４・・
・第４のナントゲート、Ｇ、・・・第５のナントゲート
、Ｇ６・・・第６のナントゲート。
Claims (1)
- 【特許請求の範囲】 １ ナンドまたはノアゲートを４個用いて構成され、第
１、第２のゲートの入力にそれぞれ第２、第１のゲート
の出力を帰還し、第３、第４のゲートの入力にそれぞれ
第４、第３のゲートの出力を帰還すると共に、第１、第
２のゲートの出力をそれぞれ第３、第４のゲートに入力
し、かつ第１、第２のゲートに入力するクロックパルス
と第３、第４のゲートに入力するクロックパルスを互い
に逆相として、第１、第２のゲートに所望の入力信号を
入れて論理動作を行わせるようにしたことを特徴とする
論理回路。 ２ 第１〜第４の各ゲートは、インバータ用トランジス
タと このトランジスタのベースにコレクタを、エミッ
タにベースを接続したこれと相補型のインジェクタ用ト
ランジスタとからなる論理素子で構成した特許請求の範
囲第１項記載の論理回路。 ３ ナンドまたはノアゲートを６個用いて構成され、第
１、第２のゲートの入力にそれぞれ第２、第１のゲート
の出力を帰還し、第３、第４のゲートの入力にそれぞれ
第４、第３のゲートの出力を帰還すると共に、第１、第
２のゲートの出力を第５、第６のゲートからなるラッチ
回路を介して第３、第４のゲートに入力し、かつ第１、
第２のゲートに入力するクロックパルスと第３、第４の
ゲートに入力するクロックパルスを逆相として、第１、
第２のゲートに所望の入力信号を入れて論理動作を行わ
せるようにしたことを特徴とする論理回路。 ４ 第１〜第６のゲートは、インバータ用トランジスタ
と、このトランジスタのベースにコレクタを、エミッタ
にベースを接続したこれと相補型のインジェクタ用トラ
ンジスタとからなる論理素子で構成した特許請求の範囲
第３項記載の論理回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51150198A JPS5847092B2 (ja) | 1976-12-14 | 1976-12-14 | 論理回路 |
| JP51150197A JPS5811134B2 (ja) | 1976-12-14 | 1976-12-14 | 分周回路 |
| US05/859,139 US4209715A (en) | 1976-12-14 | 1977-12-09 | Logic circuit |
| DE2755715A DE2755715C2 (de) | 1976-12-14 | 1977-12-14 | Logische Schaltung |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51150198A JPS5847092B2 (ja) | 1976-12-14 | 1976-12-14 | 論理回路 |
| JP51150197A JPS5811134B2 (ja) | 1976-12-14 | 1976-12-14 | 分周回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5373955A JPS5373955A (en) | 1978-06-30 |
| JPS5847092B2 true JPS5847092B2 (ja) | 1983-10-20 |
Family
ID=26479883
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51150197A Expired JPS5811134B2 (ja) | 1976-12-14 | 1976-12-14 | 分周回路 |
| JP51150198A Expired JPS5847092B2 (ja) | 1976-12-14 | 1976-12-14 | 論理回路 |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51150197A Expired JPS5811134B2 (ja) | 1976-12-14 | 1976-12-14 | 分周回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4209715A (ja) |
| JP (2) | JPS5811134B2 (ja) |
| DE (1) | DE2755715C2 (ja) |
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| US10141916B2 (en) * | 2015-09-01 | 2018-11-27 | Samsung Electronics Co., Ltd. | High-speed flip-flop semiconductor device |
| KR102509743B1 (ko) * | 2015-09-01 | 2023-03-14 | 삼성전자주식회사 | 반도체 회로 |
Family Cites Families (16)
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|---|---|---|---|---|
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| US3541356A (en) * | 1967-09-20 | 1970-11-17 | Philips Corp | Rs,jk flip-flop building block for logical circuits |
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| DE2455125C2 (de) * | 1974-11-21 | 1982-05-19 | Deutsche Itt Industries Gmbh, 7800 Freiburg | Frequenzteilerstufe |
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- 1976-12-14 JP JP51150198A patent/JPS5847092B2/ja not_active Expired
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1977
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- 1977-12-14 DE DE2755715A patent/DE2755715C2/de not_active Expired
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