JPS59188761A - 画像メモリの書き込み方式 - Google Patents
画像メモリの書き込み方式Info
- Publication number
- JPS59188761A JPS59188761A JP58061769A JP6176983A JPS59188761A JP S59188761 A JPS59188761 A JP S59188761A JP 58061769 A JP58061769 A JP 58061769A JP 6176983 A JP6176983 A JP 6176983A JP S59188761 A JPS59188761 A JP S59188761A
- Authority
- JP
- Japan
- Prior art keywords
- address
- memory
- straight line
- point group
- image memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Landscapes
- Image Generation (AREA)
- Memory System (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（Ａ）発明の技術分野
本発明は画像メモリの書き込み方式に係り、特に画像デ
ータを高速に塗り潰すことのできる画像メモリの書き込
み方式に関するものである。
ータを高速に塗り潰すことのできる画像メモリの書き込
み方式に関するものである。
（Ｂ）従来技術と問題点
第１図は従来の画像メモリの書き込み方式を説明するた
めのブロック図である。図面において１はＣＰＵ、２は
メモリ、４は直線描画回路。（以下ＤＤＡと称す）、４
は画像メモリである。
めのブロック図である。図面において１はＣＰＵ、２は
メモリ、４は直線描画回路。（以下ＤＤＡと称す）、４
は画像メモリである。
また第２図は画像メモリ４内の塗り潰し領域を説明する
ための図である。４は画像メモリ、５は始点、６は終点
、斜線部で示す７は塗り潰し領域である。従来２画像メ
モリ４の中を塗り潰すためには、メモリ２により読み出
したデータにより塗り潰し領域の１ライン（ラスタ）の
始点５と終点６をＣＰＵＩによって計算し、この計算結
果をＤＤＡ３に通知して第２図に示す画像メモリ４内の
斜線部の塗り潰し領域７のようにデータを書き込んでい
た。この場合、ＤＤＡ３による画像メモリへの書き込み
は非雷に高速なため、処理時間はＣＰＵＩにおける始点
５と終点６の計算時間に依存するようになる。しかし高
速な計算を実行するためには高価なマイクロプロセッサ
が必要になり。
ための図である。４は画像メモリ、５は始点、６は終点
、斜線部で示す７は塗り潰し領域である。従来２画像メ
モリ４の中を塗り潰すためには、メモリ２により読み出
したデータにより塗り潰し領域の１ライン（ラスタ）の
始点５と終点６をＣＰＵＩによって計算し、この計算結
果をＤＤＡ３に通知して第２図に示す画像メモリ４内の
斜線部の塗り潰し領域７のようにデータを書き込んでい
た。この場合、ＤＤＡ３による画像メモリへの書き込み
は非雷に高速なため、処理時間はＣＰＵＩにおける始点
５と終点６の計算時間に依存するようになる。しかし高
速な計算を実行するためには高価なマイクロプロセッサ
が必要になり。
かつこのような高価なマイクロプロセッサであっても十
分な速度を得るのは困難であった。
分な速度を得るのは困難であった。
（Ｃ）発明の目的
本発明の目的は上記従来の欠点に鑑み、高速でかつ安価
に画像メモリを塗り潰すことのできる画像メモリの書き
込み方式を提供することにある。
に画像メモリを塗り潰すことのできる画像メモリの書き
込み方式を提供することにある。
（Ｄ）発明の構成
そして、この発明の目的はヒントマツプ状に画像データ
を格納する画像メモリと、２点のアドレスを与えること
によって該２点間の直線を表わすドツトのアドレスを発
生する直線描画回路とを備え、該画像メモリ内に塗り潰
された図形を表わすデータを書き込む画像メモリの書き
込み方式であって、予め前記塗り潰された図形を構成す
る始点群と終点群のアドレスを求めるアドレス発生手段
を備え、該アドレス発生手段により求められた該始点群
と該終点群のアドレスのうち対応する１組の始点と終点
のアドレスを順次前記直線描画回路にセントして、前記
画像メモリ内に該塗り潰された図形を表わすデータを書
き込みことを特徴とする画像メモリの書き込み方式を提
供することによって達成される。
を格納する画像メモリと、２点のアドレスを与えること
によって該２点間の直線を表わすドツトのアドレスを発
生する直線描画回路とを備え、該画像メモリ内に塗り潰
された図形を表わすデータを書き込む画像メモリの書き
込み方式であって、予め前記塗り潰された図形を構成す
る始点群と終点群のアドレスを求めるアドレス発生手段
を備え、該アドレス発生手段により求められた該始点群
と該終点群のアドレスのうち対応する１組の始点と終点
のアドレスを順次前記直線描画回路にセントして、前記
画像メモリ内に該塗り潰された図形を表わすデータを書
き込みことを特徴とする画像メモリの書き込み方式を提
供することによって達成される。
（Ｅ）発明の実施例
以下１本発明の一実施例を図面を用いて詳細に説明する
。
。
第３図は本発明の一実施例を説明するためのブロック図
であり、第４図はその時のＣＰｔＪの操作手順を説明す
るための図である。図面において第１図と同一部分は同
一番号で示す。また第３図において５はメモリ、６はレ
ジスタである。また７はアドレス発生手段であり、ＤＤ
Ａ３とメモリ５およびレジスタ６から構成される。
であり、第４図はその時のＣＰｔＪの操作手順を説明す
るための図である。図面において第１図と同一部分は同
一番号で示す。また第３図において５はメモリ、６はレ
ジスタである。また７はアドレス発生手段であり、ＤＤ
Ａ３とメモリ５およびレジスタ６から構成される。
次に第３図のブロック図の構成及び動作について第４図
を参照して説明する。ＣＰＵＩはメモリ２より読み出し
たデータによって第４図に示すＡ点、Ｂ点く始点）を計
算し、レジスタ６にセントしＤＤＡを駆動する。ＤＤＡ
によって始点列（Ａ点からＢ点までの直線上の各ドツト
のアドレス）を計算しメモリ５へ出力し記憶する。同様
にＣＰＵ１は０点、Ｄ点を計算しレジスタ６にセントし
ＤＤＡ３を駆動する。そしてＤＤＡ３によって終点列（
０点からＤ点までの直線上の各ドツトのアドレス）を計
算し、同しくメモリ５へ出力して。
を参照して説明する。ＣＰＵＩはメモリ２より読み出し
たデータによって第４図に示すＡ点、Ｂ点く始点）を計
算し、レジスタ６にセントしＤＤＡを駆動する。ＤＤＡ
によって始点列（Ａ点からＢ点までの直線上の各ドツト
のアドレス）を計算しメモリ５へ出力し記憶する。同様
にＣＰＵ１は０点、Ｄ点を計算しレジスタ６にセントし
ＤＤＡ３を駆動する。そしてＤＤＡ３によって終点列（
０点からＤ点までの直線上の各ドツトのアドレス）を計
算し、同しくメモリ５へ出力して。
記憶する。次にＣＰＵＩはメモリ５より１線の始点、終
点（第４図において破線で結んだ点）のアドレスを読み
出し、レジスタ６にセットし、 ＤＤＡ３を駆動する
。ＤＤＡ３は第４図に示す破線上の各ドツトのアドレス
を計算し２画像メモリ４へ書き込む。ＤＤＡ３が画像メ
モリ４ヘデータを書き込んでいる間に、ＣＰＩＪＩは次
の１組の始点。
点（第４図において破線で結んだ点）のアドレスを読み
出し、レジスタ６にセットし、 ＤＤＡ３を駆動する
。ＤＤＡ３は第４図に示す破線上の各ドツトのアドレス
を計算し２画像メモリ４へ書き込む。ＤＤＡ３が画像メ
モリ４ヘデータを書き込んでいる間に、ＣＰＩＪＩは次
の１組の始点。
終点をメモリ５より読み出し、レジスタ６ヘセントする
。以下、同様の動作を繰り返し、Ｂ点、Ｄ点を読み出し
たらＣＰＵＩは動作を終了する。
。以下、同様の動作を繰り返し、Ｂ点、Ｄ点を読み出し
たらＣＰＵＩは動作を終了する。
次に別の実施例について説明する。ＤＤＡの出力は画像
メモリ４のアドレスであり、メモリに数バイトのバイト
長が必要である。したがって、これを直接メモリ５に書
き込むとメモリ５の容量が太き（なってしまう。しかし
、ＤＤＡの出力するアドレスは直線を表示するため、隣
り合ったビットのアドレスを順次出力するので、アドレ
スの変化分はＸ方向、Ｙ方向とも高々±１ずつしか変化
しない。そこでメモリ５に格納するアドレスの変わりに
アドレスの変化分のみを格納すればメモリ容量を大幅に
減少することができる。
メモリ４のアドレスであり、メモリに数バイトのバイト
長が必要である。したがって、これを直接メモリ５に書
き込むとメモリ５の容量が太き（なってしまう。しかし
、ＤＤＡの出力するアドレスは直線を表示するため、隣
り合ったビットのアドレスを順次出力するので、アドレ
スの変化分はＸ方向、Ｙ方向とも高々±１ずつしか変化
しない。そこでメモリ５に格納するアドレスの変わりに
アドレスの変化分のみを格納すればメモリ容量を大幅に
減少することができる。
また別の実施例として、第３図に示したメモリ５とレジ
スタ６の代わりにＤＤＡ３と同じＤＤＡを２個追加して
も本発明の目的は達成できる。すなわちアドレス発生手
段７は３個のＤＤＡで構成される。、そして第４図にお
いてＡ、Ｂのアドレスを与えて始点列を計算する第１の
ＤＤＡと、Ｃ７Ｄのアドレスを与えて終点列を計算する
第２のＤＤＡを設ける。そして第３のＤＤＡに第１のＤ
ＤＡと第２のＤＤＡより２点のアドレス（第４図に示す
破線の始点と終点）を与えて５ この２点間の直線のア
ドレスを発生させる。
スタ６の代わりにＤＤＡ３と同じＤＤＡを２個追加して
も本発明の目的は達成できる。すなわちアドレス発生手
段７は３個のＤＤＡで構成される。、そして第４図にお
いてＡ、Ｂのアドレスを与えて始点列を計算する第１の
ＤＤＡと、Ｃ７Ｄのアドレスを与えて終点列を計算する
第２のＤＤＡを設ける。そして第３のＤＤＡに第１のＤ
ＤＡと第２のＤＤＡより２点のアドレス（第４図に示す
破線の始点と終点）を与えて５ この２点間の直線のア
ドレスを発生させる。
（Ｆ）発明の効果
以上、詳細に説明したように２本発明によればＣＰＵに
よっていちいち直線の始点と終点とを計算せず、ＤＤＡ
によって始点列と終点列のアドレスを求め、これをメモ
リに格納するようにしたため、高速に画像メモリを塗り
潰すことができる。
よっていちいち直線の始点と終点とを計算せず、ＤＤＡ
によって始点列と終点列のアドレスを求め、これをメモ
リに格納するようにしたため、高速に画像メモリを塗り
潰すことができる。
また、アドレスの変化分のみをメモリに格納するように
すればメモリ容量を大幅に減少して、低コスト化を実現
できる。
すればメモリ容量を大幅に減少して、低コスト化を実現
できる。
第１図は従来の画像メモリの書き込み方式を説明するだ
めのブロック図、第２図は画像メモリ内の塗り潰し領域
を説明するための図、第３図は本発明による画像メモリ
の書き込み方式を説明するための図、第４図は本発明の
画像メモリ内の塗り潰し領域を説明するための図である
。 図面において、１ばＣＰＵ、２．５はメモリ。 ３は直線描画回路（ＤＤＡ）、４は画像メモリ。 ６はレジスタ、７はアドレス発生手段である。
めのブロック図、第２図は画像メモリ内の塗り潰し領域
を説明するための図、第３図は本発明による画像メモリ
の書き込み方式を説明するための図、第４図は本発明の
画像メモリ内の塗り潰し領域を説明するための図である
。 図面において、１ばＣＰＵ、２．５はメモリ。 ３は直線描画回路（ＤＤＡ）、４は画像メモリ。 ６はレジスタ、７はアドレス発生手段である。
Claims (1)
- 【特許請求の範囲】 １）ヒントマツプ状に画像データを格納する画像メモリ
と、２点のアドレスを与えることによって該２点間の直
線を表わすド・ノドのアドレスを発生する直線描画回路
とを備え、該画像メモリ内に塗り潰された図形を表わす
データを書き込む画像メモリの書き込み方式であって、
予め前記塗り潰された図形を構成する始点群と終点群の
アドレスを求めるアドレス発生手段を備え、該アドレス
発生手段により求められた該始点群と該終点群のアドレ
スのうち対応する始点と終点のアドレスを組として順次
前記直線描画回路にセントして５前記画像メモリ内に該
塗り潰された図形を表わすデータを書き込むことを特徴
とする画像メモリの書き込み方式。 ２）前記アドレス発生手段は、前記始点群および前記終
点群のアドレスを求める前記直線描画回路と、該直線描
画回路が求めた該アドレスを格納するメモリとで構成さ
れることを特徴とする特許請求の範囲第１項記載の画像
メモリの書き込み方式。 ３）前記アドレス発生手段は、前記始点群および前記終
点群のアドレスを求める前記直線描画回路と、該直線描
画回路が求めた該アドレスの変位量を格納するメモリと
で構成されることを特徴とする特許請求の範囲第１項目
記載の画像メモリの書き込み方式。 ４）前記アドレス発生手段は第１の直線描画回路と第２
の直線描画回路により構成され、前記始点群のアドレス
は該第１の直線描画回路によって求め、前記終点群のア
ドレスは該第２の直線描画回路によって求めることを特
徴とする特許請求の範囲第１項記載の画像メモリの書き
込み方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58061769A JPS59188761A (ja) | 1983-04-08 | 1983-04-08 | 画像メモリの書き込み方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58061769A JPS59188761A (ja) | 1983-04-08 | 1983-04-08 | 画像メモリの書き込み方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59188761A true JPS59188761A (ja) | 1984-10-26 |
Family
ID=13180643
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58061769A Pending JPS59188761A (ja) | 1983-04-08 | 1983-04-08 | 画像メモリの書き込み方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59188761A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6288069A (ja) * | 1985-10-09 | 1987-04-22 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 図形処理装置 |
| JPH03174676A (ja) * | 1989-09-08 | 1991-07-29 | Matsushita Electric Ind Co Ltd | クリッピング処理装置 |
| WO1991013427A1 (en) * | 1990-02-27 | 1991-09-05 | Seiko Epson Corporation | Method of generating dot signal corresponding to character pattern and device therefor |
-
1983
- 1983-04-08 JP JP58061769A patent/JPS59188761A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6288069A (ja) * | 1985-10-09 | 1987-04-22 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 図形処理装置 |
| JPH03174676A (ja) * | 1989-09-08 | 1991-07-29 | Matsushita Electric Ind Co Ltd | クリッピング処理装置 |
| WO1991013427A1 (en) * | 1990-02-27 | 1991-09-05 | Seiko Epson Corporation | Method of generating dot signal corresponding to character pattern and device therefor |
| US5355448A (en) * | 1990-02-27 | 1994-10-11 | Seiko Epson Corporation | Method of generating dot signals corresponding to character pattern and the system therefor |
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