JPS59188160A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS59188160A JPS59188160A JP58060752A JP6075283A JPS59188160A JP S59188160 A JPS59188160 A JP S59188160A JP 58060752 A JP58060752 A JP 58060752A JP 6075283 A JP6075283 A JP 6075283A JP S59188160 A JPS59188160 A JP S59188160A
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- 239000000758 substrate Substances 0.000 claims description 13
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- 229910052787 antimony Inorganic materials 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/082—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は差動増幅回路を有する半導体集積回路装置に関
する。
する。
ＩＣに使われる差動増幅回路に第１図に示すように２つ
の（対の）トランジスタＱ１、Ｑ２に共通のエミッタフ
ォロワ回路Ｑ３が接続されており、これを一つの半導体
基体に形成する場合、第２図に示すように例えばｐ型Ｓ
１基板、ｎ型埋込層２、アイソレーションｐ型層３によ
り電気的に離隔（アイソレーション）されたコレクタと
なるエピタキシャルｎ型Ｓ１層４ａ、４ｂ内にそれぞれ
ペースと々るｐ型領域５ａ、５ｂを形成し、ｐ層領域界
面にエミッタとなるｎ＋型領域６ａ、６ｂを形成してこ
れまで２つの順方向ｎｐｎトランジスタＱ１．Ｑ２を構
成しこれらエミッタをＡｌ配線等７により接続する構造
が採用されている。
の（対の）トランジスタＱ１、Ｑ２に共通のエミッタフ
ォロワ回路Ｑ３が接続されており、これを一つの半導体
基体に形成する場合、第２図に示すように例えばｐ型Ｓ
１基板、ｎ型埋込層２、アイソレーションｐ型層３によ
り電気的に離隔（アイソレーション）されたコレクタと
なるエピタキシャルｎ型Ｓ１層４ａ、４ｂ内にそれぞれ
ペースと々るｐ型領域５ａ、５ｂを形成し、ｐ層領域界
面にエミッタとなるｎ＋型領域６ａ、６ｂを形成してこ
れまで２つの順方向ｎｐｎトランジスタＱ１．Ｑ２を構
成しこれらエミッタをＡｌ配線等７により接続する構造
が採用されている。
しかし上記構造を有する差動増幅器は各トランジスタ領
麓がアイソレーションｐ型層３により囲まわるため面積
的に寸法が増大し、特に入力が■２Ｌ等の論理回路から
の信号である場合、増幅器により約２００ｍＶ以上の入
力信号が必要であった。
麓がアイソレーションｐ型層３により囲まわるため面積
的に寸法が増大し、特に入力が■２Ｌ等の論理回路から
の信号である場合、増幅器により約２００ｍＶ以上の入
力信号が必要であった。
本発明は上記した欠点を解消するべくなされたものであ
り、その目的とするところは寸法が小さく、又論理Ｉ２
Ｌから直結できる差動増幅回路装置を提供することにあ
る。
り、その目的とするところは寸法が小さく、又論理Ｉ２
Ｌから直結できる差動増幅回路装置を提供することにあ
る。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記のとおりである。
を簡単に説明すれば下記のとおりである。
すなわち、対のトランジスタからなる差動増幅回路装置
に共通のエミッタフォロワ回路が接続された半導体集積
回路であって、上記対のトランジスタは逆方向トランジ
スタが用いられるとともに上記エミッタフォロワ回路は
順方向に電流が流れるように構成することにより半導体
基体に集積化した場合に小形化ができ前記目的を達成す
るものである。
に共通のエミッタフォロワ回路が接続された半導体集積
回路であって、上記対のトランジスタは逆方向トランジ
スタが用いられるとともに上記エミッタフォロワ回路は
順方向に電流が流れるように構成することにより半導体
基体に集積化した場合に小形化ができ前記目的を達成す
るものである。
本発明による差動増幅回路装置を半導体基体上に形成し
た場合の一実施例を第３図に断面図で示す。
た場合の一実施例を第３図に断面図で示す。
同図において、Ｑ１、Ｑ２はコレクタ、エミッタを逆に
した２つのインバース（逆）ｎｐｎトランジスタである
。たとえばトランジスタＱ１側において、８はベースと
なるｐ型領域、９はコレクタとなるｎ＋型領域、１０は
共通エミッタとなるｎ型エピタキシャル層である。Ｑ２
側においても同様の構造を有する。
した２つのインバース（逆）ｎｐｎトランジスタである
。たとえばトランジスタＱ１側において、８はベースと
なるｐ型領域、９はコレクタとなるｎ＋型領域、１０は
共通エミッタとなるｎ型エピタキシャル層である。Ｑ２
側においても同様の構造を有する。
このような構造において、Ｑ１、Ｑ２の各エミッタはｎ
型エピタキシャル層として共有されるから、アイソレー
ションｐ型層３により囲まれた一つの島領域内に形成で
き第２図で示されるこれまでの構造に比して仕切り部分
となるアイソレーション層３面積分だけ縮少し得る。
型エピタキシャル層として共有されるから、アイソレー
ションｐ型層３により囲まれた一つの島領域内に形成で
き第２図で示されるこれまでの構造に比して仕切り部分
となるアイソレーション層３面積分だけ縮少し得る。
第４図は本発明による２つのトランジスタＱ１、Ｑ２か
らなる差動増幅回路装置に共通のエミッタフォロワ回路
たとえばトランジスタＱ３が接続された半導体集積回路
を含む回路を示すものである。
らなる差動増幅回路装置に共通のエミッタフォロワ回路
たとえばトランジスタＱ３が接続された半導体集積回路
を含む回路を示すものである。
第５図は第４図の回路図において破線ブロックで囲む部
分をモデル化した半導体装置の平面図であり、第６図は
第５図における折曲Ａ−Ａ切断断面図である。
分をモデル化した半導体装置の平面図であり、第６図は
第５図における折曲Ａ−Ａ切断断面図である。
上記差動増幅回路を構成する２つのトランジスタＱ１、
Ｑ２はｎ型エピタキシャル層１０からなる共通エミッタ
上にそれぞれ形成されたインバース（逆）ｎｐｎトラン
ジスタである。
Ｑ２はｎ型エピタキシャル層１０からなる共通エミッタ
上にそれぞれ形成されたインバース（逆）ｎｐｎトラン
ジスタである。
同図で８はペースｐ型領域、９はコレクタｎ＋型領域と
なる。トランジスタＱ３は同じｎ型エピタキシャル層１
０をコレクタとするフォワード（順）ｎｐｎトランジス
タで１１はベースｐ型領域、１２はエミッタｎ＋型領域
である。これまでのように差動増幅回路の２つのトラン
ジスタをフォワードトランジスタで構成した場合トラン
ジスタＱ３を含めてそわぞ力アイソレーンヨン層により
分離された状態でのみ一つの基板上に形成しうるが、本
発明ではこれらを第５図、第６図で示すように一つの島
領域内に形成でき素子間の配線の一部を省略しうるから
面積の縮少効果はさらに大きい。
なる。トランジスタＱ３は同じｎ型エピタキシャル層１
０をコレクタとするフォワード（順）ｎｐｎトランジス
タで１１はベースｐ型領域、１２はエミッタｎ＋型領域
である。これまでのように差動増幅回路の２つのトラン
ジスタをフォワードトランジスタで構成した場合トラン
ジスタＱ３を含めてそわぞ力アイソレーンヨン層により
分離された状態でのみ一つの基板上に形成しうるが、本
発明ではこれらを第５図、第６図で示すように一つの島
領域内に形成でき素子間の配線の一部を省略しうるから
面積の縮少効果はさらに大きい。
第７図は本発明において差動増幅装置の２つのトランジ
スタＱ１、Ｑ２に順方向のトランジスタＱ４，Ｑ５をそ
わぞれ取付けてＩＩＬ（注入集積論理）回路化した例で
ある。■ＩＬは本来インジェクタとなるｐｎｐトランジ
スタと逆方向ｎｐｎトランジスタとを一部を共有させて
一体化したものであるから両者の結び付きは容易である
。
スタＱ１、Ｑ２に順方向のトランジスタＱ４，Ｑ５をそ
わぞれ取付けてＩＩＬ（注入集積論理）回路化した例で
ある。■ＩＬは本来インジェクタとなるｐｎｐトランジ
スタと逆方向ｎｐｎトランジスタとを一部を共有させて
一体化したものであるから両者の結び付きは容易である
。
第８図は第７図の回路をモデル化した例である。
Ｑ２のインジェクタは互いに接続されているため一つの
インジェクタｐ型層１３として形成でき、これに対して
逆方向ｎｐｎトランジスタのベースｐ型層１４を対向さ
せ、ベース表面のコレクタｎ＋型領域１５を出力Ｏｕｔ
１、０ｕｔ２として取り出せばよい。このことにより論
理ＩＩＬからじかに差動増幅装置を動作させることがで
きる。なお逆方向トランジスタにおいてコレクタ（ｎ＋
型領域）１５は複数個とり出すことができる。
インジェクタｐ型層１３として形成でき、これに対して
逆方向ｎｐｎトランジスタのベースｐ型層１４を対向さ
せ、ベース表面のコレクタｎ＋型領域１５を出力Ｏｕｔ
１、０ｕｔ２として取り出せばよい。このことにより論
理ＩＩＬからじかに差動増幅装置を動作させることがで
きる。なお逆方向トランジスタにおいてコレクタ（ｎ＋
型領域）１５は複数個とり出すことができる。
第９図は本発明による対の逆方向トランジスタＱ１，Ｑ
２からなる差動増幅回路にＩＩＬを組合せた場合の例を
示す。
２からなる差動増幅回路にＩＩＬを組合せた場合の例を
示す。
第１０図は共通の基板上にＩＩＬと順方向トランジスタ
とを有す半導体装置の例を示す断面図である。逆方向ト
ランジスタにおいてはβ１（逆方向増幅率）を高める條
件としてエミッタ・コレクタ接合をはさんでエミッタ側
の不純物濃度を高める必要があるが、このために同図に
示すように例えばｎ＋型埋込層１６に拡散速度の大きい
Ｐ（リン）不純物を導入しておき、エピタキシャルｎ型
層１０面長時にｎ＋型埋込層１６を「わき上らせる」こ
とによりエミッタ濃度を高めβ１を高めることができる
。一方、順方向のトランジスタの形成される。側ではエ
ピタキシャルｎ型層１０はコレクタ側となるためｎ＋型
埋込層１７の「わき上り」は必要でなく、在来の拡散速
度の小さいＳｂ（アンチモン）溝入のみによるｎ＋型坤
込層１７を形成しておけばよい。
とを有す半導体装置の例を示す断面図である。逆方向ト
ランジスタにおいてはβ１（逆方向増幅率）を高める條
件としてエミッタ・コレクタ接合をはさんでエミッタ側
の不純物濃度を高める必要があるが、このために同図に
示すように例えばｎ＋型埋込層１６に拡散速度の大きい
Ｐ（リン）不純物を導入しておき、エピタキシャルｎ型
層１０面長時にｎ＋型埋込層１６を「わき上らせる」こ
とによりエミッタ濃度を高めβ１を高めることができる
。一方、順方向のトランジスタの形成される。側ではエ
ピタキシャルｎ型層１０はコレクタ側となるためｎ＋型
埋込層１７の「わき上り」は必要でなく、在来の拡散速
度の小さいＳｂ（アンチモン）溝入のみによるｎ＋型坤
込層１７を形成しておけばよい。
以上実施例で述べた本発明によれば下記のような効果が
得られる。
得られる。
（１）差動増幅装置を構成する対のトランジスタに逆方
向トランジスタを用いることによりエミッタを共通の基
板として形成することができ面積を縮小できる。
向トランジスタを用いることによりエミッタを共通の基
板として形成することができ面積を縮小できる。
（２）上記（１）により順方向のエミッタフォロワ回路
への接続を一体化でき、面積の縮小化に有効である。
への接続を一体化でき、面積の縮小化に有効である。
（３）対の逆方向トランジスタはｐｎｐトランジスタの
一体的結合によってＩＩＬ化し、面積の縮小化がさらに
有効であるとともに論理ＩＩＬから直結できる差動アン
プが得られる。又、ＩＩＬ化することによりオープンコ
レクタで接続でき、抵抗なしでスイッチング動作できる
。
一体的結合によってＩＩＬ化し、面積の縮小化がさらに
有効であるとともに論理ＩＩＬから直結できる差動アン
プが得られる。又、ＩＩＬ化することによりオープンコ
レクタで接続でき、抵抗なしでスイッチング動作できる
。
（４）逆方向トランジスタを用いることにより、出力と
なるコレクタを襟数個とり出丁ことができる。
なるコレクタを襟数個とり出丁ことができる。
（５）一つの基板上に逆方向トランジスタと順方向トラ
ンジスタを形成する場合のプロセスはＩＩＬ技術により
確立されている。
ンジスタを形成する場合のプロセスはＩＩＬ技術により
確立されている。
以上発明者によってなされた発明を実施例にもとづき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいう壕でもない。
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいう壕でもない。
本発明は対のトランジスタからなる差動増幅回路を有す
る半導体集積回路装置の全てに利用できる。とくにＩＩ
Ｌ論理回路と直結させる必要のある差動増幅回路に応用
して有効である。
る半導体集積回路装置の全てに利用できる。とくにＩＩ
Ｌ論理回路と直結させる必要のある差動増幅回路に応用
して有効である。
第１図は差動増幅回路の代表的な回路図である。
第２図はこれまでの差動増幅半導体集積回路装置の例を
示す断面図である。 第３図は本発明による差動増幅半導体集積回路装置の一
実飽例を示す断面図である。 第４図は本発明による差動増幅回路装置の応用例を示す
回路図、 第５図は第４図における回路の一部を半導体集積回路装
置にモデル化した場合の平面図、第６図は同じく、上記
半導体集積回路装置に係る第５図におけるＡ−Ａ断面図
である。 第７図は本発明による差動増幅回路装置にＩＩＬを組合
せた場合の例を示す回路図、 第８図は第７図をモデル化した場合の断面図である。 第９図は本発明による差動増幅回路にＩＩＬを組合せた
場合の他の実施例を示す回路図、第１０図は共通の半導
体基板上に逆方向トランジスタと順方向トランジスタと
を形成する場合の半導体構造の例を示す断面図である。 １・・・ｐ型Ｓ１基板、２・・・ｎ＋型埋込層、３・・
・アイソレーションｐ型層、４・・・エピタキシャルｎ
型Ｓｉ層、５・・・ベースｐ型領域、６・・・エミッタ
ｎ＋型頓域、７・・・Ａｌ配線、８・・ベースｐ型領域
、９・・・コレクタｎ型領域、１０・・・ｎ型エピタキ
シャル層、１１・・・ベースｐ型領域、１２・・エミッ
タｎ＋型領域、１３・・・インジェクタｐ型層、１４・
・・ペースｐ型層、１５・・・コレクタｎ＋型領域、１
６．１７・・・ｎ＋型埋込層。
示す断面図である。 第３図は本発明による差動増幅半導体集積回路装置の一
実飽例を示す断面図である。 第４図は本発明による差動増幅回路装置の応用例を示す
回路図、 第５図は第４図における回路の一部を半導体集積回路装
置にモデル化した場合の平面図、第６図は同じく、上記
半導体集積回路装置に係る第５図におけるＡ−Ａ断面図
である。 第７図は本発明による差動増幅回路装置にＩＩＬを組合
せた場合の例を示す回路図、 第８図は第７図をモデル化した場合の断面図である。 第９図は本発明による差動増幅回路にＩＩＬを組合せた
場合の他の実施例を示す回路図、第１０図は共通の半導
体基板上に逆方向トランジスタと順方向トランジスタと
を形成する場合の半導体構造の例を示す断面図である。 １・・・ｐ型Ｓ１基板、２・・・ｎ＋型埋込層、３・・
・アイソレーションｐ型層、４・・・エピタキシャルｎ
型Ｓｉ層、５・・・ベースｐ型領域、６・・・エミッタ
ｎ＋型頓域、７・・・Ａｌ配線、８・・ベースｐ型領域
、９・・・コレクタｎ型領域、１０・・・ｎ型エピタキ
シャル層、１１・・・ベースｐ型領域、１２・・エミッ
タｎ＋型領域、１３・・・インジェクタｐ型層、１４・
・・ペースｐ型層、１５・・・コレクタｎ＋型領域、１
６．１７・・・ｎ＋型埋込層。
Claims (1)
- 【特許請求の範囲】 １、少くなくとも一対のトランジスタからなる差動増幅
回路に対して共通のエミッタフォロワ回路が接続された
半導体集積回路であって、上記一対のトランジスタは半
導体基体内に形成された逆方向トランジスタが用いられ
て成ることを特徴とする半導体集積回路装置。 ２ 上記逆方向トランジスタと上記エミッタフォロワ回
路は半導体基体内の同一半導体領域内に形成されている
特許請求の範囲第１項に記載の半導体集積回路装置。 ３．２つの逆方向トランジスタからなる差動増幅回路装
置に共通の順方向エミツタフォロワ回路が接続され、上
記２つの逆方向トランジスタのペースにそれぞれに順方
向のトランジスタのコレクタと一体的に接続されている
ことを特徴とする半導体集積回路装置。 ４ 上記２つの逆方向トランジスタとそれらのペースに
接続された順方向トランジスタとは同一半導体基体内に
形成されている特許請求の範囲第３項に記載の半導体集
積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58060752A JPS59188160A (ja) | 1983-04-08 | 1983-04-08 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58060752A JPS59188160A (ja) | 1983-04-08 | 1983-04-08 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59188160A true JPS59188160A (ja) | 1984-10-25 |
Family
ID=13151313
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58060752A Pending JPS59188160A (ja) | 1983-04-08 | 1983-04-08 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59188160A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004179648A (ja) * | 2002-11-15 | 2004-06-24 | Matsushita Electric Ind Co Ltd | 半導体差動回路、それを用いた発振装置、増幅装置、スイッチ装置、ミキサ装置、回路装置、半導体差動回路の配置方法 |
| US6806555B2 (en) * | 2000-09-11 | 2004-10-19 | Infineon Technologies Ag | Semiconductor component and method for fabricating it |
-
1983
- 1983-04-08 JP JP58060752A patent/JPS59188160A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6806555B2 (en) * | 2000-09-11 | 2004-10-19 | Infineon Technologies Ag | Semiconductor component and method for fabricating it |
| JP2004179648A (ja) * | 2002-11-15 | 2004-06-24 | Matsushita Electric Ind Co Ltd | 半導体差動回路、それを用いた発振装置、増幅装置、スイッチ装置、ミキサ装置、回路装置、半導体差動回路の配置方法 |
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