JPS59186330A - ハイブリツド集積回路 - Google Patents
ハイブリツド集積回路Info
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- JPS59186330A JPS59186330A JP6040083A JP6040083A JPS59186330A JP S59186330 A JPS59186330 A JP S59186330A JP 6040083 A JP6040083 A JP 6040083A JP 6040083 A JP6040083 A JP 6040083A JP S59186330 A JPS59186330 A JP S59186330A
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- 238000012360 testing method Methods 0.000 abstract description 20
- 238000000034 method Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 8
- 238000001514 detection method Methods 0.000 description 4
- 238000012216 screening Methods 0.000 description 3
- 239000000919 ceramic Substances 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
- 239000004575 stone Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/326—Application of electric currents or fields, e.g. for electroforming
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は定電圧電源回路を内蔵したハイブリッド集積回
路のバーンインスクリーニング試験を容易(こ行なうよ
うにしたハイブリッド集積回路に関する。
路のバーンインスクリーニング試験を容易(こ行なうよ
うにしたハイブリッド集積回路に関する。
従来、ハイブリッド集積回路モジコールは、一般に定電
圧電源回路を内蔵し、これから他の電子回路を構成づる
ICチップに電力を供給している。
圧電源回路を内蔵し、これから他の電子回路を構成づる
ICチップに電力を供給している。
従って、ハイブリッドに構成したモジュールバツノ/−
ジ甲位石に、定格電源電圧よりも大きなストレス電圧を
印加して温度試験を行なう如きバーンインスクリーニン
グ試験においては、電源回路部に挿入された定電圧電源
回路の作用により、所定の定格電圧以上の電圧を他の電
子回路部であるIC素子に印加することができなかった
。このため、効果的なバーンインスクリーニング試験を
ハイブリッド集積回路モジュールについて行なうことが
できなかった。
ジ甲位石に、定格電源電圧よりも大きなストレス電圧を
印加して温度試験を行なう如きバーンインスクリーニン
グ試験においては、電源回路部に挿入された定電圧電源
回路の作用により、所定の定格電圧以上の電圧を他の電
子回路部であるIC素子に印加することができなかった
。このため、効果的なバーンインスクリーニング試験を
ハイブリッド集積回路モジュールについて行なうことが
できなかった。
そこで本発明は、定電圧電源回路を内蔵したハイブリッ
ド集積回路においても、バーンイン試験時に定格電圧以
上のストレス電圧を1cデツプ素子に印加することがで
きるように回路構成を工夫し、効果的なバーンイン試験
を行なえるようにづ”ることを目的とする。
ド集積回路においても、バーンイン試験時に定格電圧以
上のストレス電圧を1cデツプ素子に印加することがで
きるように回路構成を工夫し、効果的なバーンイン試験
を行なえるようにづ”ることを目的とする。
即ち、本発明は定電圧電源回路を右するハイブリッド集
積回路において、 前記定電圧電源回路の一部を構成する基準電圧発生部の
−Mを開放し、該開放端に接続するり一ドビンを外部に
設けたことを特徴とづ−るハイブリッド集積回路に関す
る。
積回路において、 前記定電圧電源回路の一部を構成する基準電圧発生部の
−Mを開放し、該開放端に接続するり一ドビンを外部に
設けたことを特徴とづ−るハイブリッド集積回路に関す
る。
第1図は本発明の概念をブロックダイアグラムで表わし
たものである。ハイブリッド集積回路モジュール10は
、定電圧電源回路70及びその他の電子回路を構成する
ICチップ60とから成る。
たものである。ハイブリッド集積回路モジュール10は
、定電圧電源回路70及びその他の電子回路を構成する
ICチップ60とから成る。
このうち定電圧電源回路70は、ICチップ60に供給
する電圧を検出Jる電圧検出部30及び所定の基!$雷
電圧発生する基準電圧発生部20と、前二者の出力電圧
を比較する電圧比較部40ど、その比較された電圧差に
応じてICチップ60に印加される電圧を一定の電圧に
制御する電圧制御部50とから成りたっている。ハイブ
リッド集積回路モジコール10は、外部にリードビン1
1.12.13及び61〜64が設けられている。この
うちリートビン11は定電圧化されていない電圧を印加
する電源端子である。又、リードビン13はグランド端
子で゛ある。
する電圧を検出Jる電圧検出部30及び所定の基!$雷
電圧発生する基準電圧発生部20と、前二者の出力電圧
を比較する電圧比較部40ど、その比較された電圧差に
応じてICチップ60に印加される電圧を一定の電圧に
制御する電圧制御部50とから成りたっている。ハイブ
リッド集積回路モジコール10は、外部にリードビン1
1.12.13及び61〜64が設けられている。この
うちリートビン11は定電圧化されていない電圧を印加
する電源端子である。又、リードビン13はグランド端
子で゛ある。
本発明は、基準電圧発生部20の一端22を開放し、こ
の開放端を外部に設けたリードビン12に接続して構成
しl〔ものである。この構成のハイブリッド集積回路の
通常的な使用においては、リードビン12とグランド端
子13は短絡される。
の開放端を外部に設けたリードビン12に接続して構成
しl〔ものである。この構成のハイブリッド集積回路の
通常的な使用においては、リードビン12とグランド端
子13は短絡される。
即ち、基準電圧発生部20は、所定の基準電圧を発生し
、ICチップ60には、一定の定格電圧が印加される。
、ICチップ60には、一定の定格電圧が印加される。
このハイブリッド集積回路モジュールについて、バーン
イン試験を行なう場合には、リードビン12、とグラン
ド端子13との間に、電圧を(=J加する。以F、この
端子間電圧を付加電圧という。そうすれば基準電圧発生
部20°の他の端子23の電圧は、所定の基準電圧に付
加電圧を加えた値となる。即ち、基準電圧が上昇する。
イン試験を行なう場合には、リードビン12、とグラン
ド端子13との間に、電圧を(=J加する。以F、この
端子間電圧を付加電圧という。そうすれば基準電圧発生
部20°の他の端子23の電圧は、所定の基準電圧に付
加電圧を加えた値となる。即ち、基準電圧が上昇する。
このためICチップ60には定格電圧以上のストレス電
圧が印加されることになり、効果的なバーンイン試験が
可能となる。
圧が印加されることになり、効果的なバーンイン試験が
可能となる。
以下、本発明を具体的な実施例に基づいて説明する。
第2図は本発明の第1実施例に係るハイブリッド集積回
路の構成を示した構成図である。本実施例における定電
圧電源回路7oは、シリ−ズレキュレータで構成されて
いる。定電圧電源回路7゜は、LSI素子610及び入
出力回路620に電力を供給する。定電圧電源回路7o
の基準電圧発生部20には、ツェナー電圧5vのツェナ
ーダイオード25を用いている。ツェナーダイオード2
5の陽極側端子【よ開放されてハイブリッド集積回路1
0のリードビン12に接続されている。電圧制御部50
は、制御トランジスタ51とバイアス抵抗52とから成
る。制御トランジスタ51のエミッタ端子は、常にベー
ス端子電圧とほぼ等しくなるJ、うに制御される。バー
ンイン試験時には、電源端子11に12Vの電圧を加え
、開放端子であるリードビン12とグランド端子13と
の間にイ」加電圧2vを印加する。そうすれば、制御1
〜ランジスタ51のベース端子はツェナーダイオードの
ツェナー電圧に2v加えた7vとなる。このために制御
トランシタのエミッタ端子は、7vに制御され、LSI
610及び入出力回路620に、定格電圧5V以上の7
Vのストレス電圧が印加されることになる。この様にし
てバーンイン試験を効果的に行なうことができる。一方
、リードビン12ど13どの間に2vのツェナーダイオ
ードを接続しても、付加電圧2vを発生して基準電圧を
7vに昇圧することもできる。バーンイン試験が終った
後の通常の使用時には、リードビン12及び13を導体
で短絡する。そうすれば、5Vの定格電圧をLSI61
0等に印加することができる。
路の構成を示した構成図である。本実施例における定電
圧電源回路7oは、シリ−ズレキュレータで構成されて
いる。定電圧電源回路7゜は、LSI素子610及び入
出力回路620に電力を供給する。定電圧電源回路7o
の基準電圧発生部20には、ツェナー電圧5vのツェナ
ーダイオード25を用いている。ツェナーダイオード2
5の陽極側端子【よ開放されてハイブリッド集積回路1
0のリードビン12に接続されている。電圧制御部50
は、制御トランジスタ51とバイアス抵抗52とから成
る。制御トランジスタ51のエミッタ端子は、常にベー
ス端子電圧とほぼ等しくなるJ、うに制御される。バー
ンイン試験時には、電源端子11に12Vの電圧を加え
、開放端子であるリードビン12とグランド端子13と
の間にイ」加電圧2vを印加する。そうすれば、制御1
〜ランジスタ51のベース端子はツェナーダイオードの
ツェナー電圧に2v加えた7vとなる。このために制御
トランシタのエミッタ端子は、7vに制御され、LSI
610及び入出力回路620に、定格電圧5V以上の7
Vのストレス電圧が印加されることになる。この様にし
てバーンイン試験を効果的に行なうことができる。一方
、リードビン12ど13どの間に2vのツェナーダイオ
ードを接続しても、付加電圧2vを発生して基準電圧を
7vに昇圧することもできる。バーンイン試験が終った
後の通常の使用時には、リードビン12及び13を導体
で短絡する。そうすれば、5Vの定格電圧をLSI61
0等に印加することができる。
第3図は本実施例のハイブリッド集積回路の構成断面図
、第4図はその平面図、第5図はリードビン12及び1
3、の接続部を示した構成図である。パッケージ18の
内部に、セラミック基板16が設けられ、その上面に定
電圧電源回路Ic素子チップ70及びLSI素子チップ
610、入出力回路ICデツプ620がはんだ(q’
&プされている。
、第4図はその平面図、第5図はリードビン12及び1
3、の接続部を示した構成図である。パッケージ18の
内部に、セラミック基板16が設けられ、その上面に定
電圧電源回路Ic素子チップ70及びLSI素子チップ
610、入出力回路ICデツプ620がはんだ(q’
&プされている。
リードビン12が外部に取出されている。リードビン1
2、及び13を導体15ではんだ付1]して通常の使用
に供する。
2、及び13を導体15ではんだ付1]して通常の使用
に供する。
第6図は本発明の第2実施例に係るハイブリッド集積回
路の構成図を示したものである。本実施例では定電圧電
源回路7oにシャントレキコレータを使っている。そし
て基準電圧発生部として5Vのツェナーダイオード25
を用い、それをffi!l mll1〜ランジスタ53
のベース端子と、給電線端T−55との間に接続してい
る。一方、制御[−ランジスタ53のエミッタ端子は、
開放されて、外部に設けられたり−1:ビン12に接続
されている。即ち、制御1〜ランジスタ53のエミッタ
とベースの間の電圧差は、はと/Vどないためにツェナ
ーダイオード25の陽極端子を開放して、リードビン1
2に接続したのと等価である。バーンイン試験時にJ5
いてはグランド端子13と電源端子11との間に12V
の電圧を印加して、リードビン12と接地端子133と
の間にツェナー電圧2■のツ■ナータイA−ト27を接
続する。そうすれば、制御(−ランジスタ53のベース
端子は、常にほぼ2Vにバイアスされることになり、給
電線端子55どグランド端子との間の電位差は、7vと
なる。このためにICチップ60に7vのストレス電圧
を印加することができる。
路の構成図を示したものである。本実施例では定電圧電
源回路7oにシャントレキコレータを使っている。そし
て基準電圧発生部として5Vのツェナーダイオード25
を用い、それをffi!l mll1〜ランジスタ53
のベース端子と、給電線端T−55との間に接続してい
る。一方、制御[−ランジスタ53のエミッタ端子は、
開放されて、外部に設けられたり−1:ビン12に接続
されている。即ち、制御1〜ランジスタ53のエミッタ
とベースの間の電圧差は、はと/Vどないためにツェナ
ーダイオード25の陽極端子を開放して、リードビン1
2に接続したのと等価である。バーンイン試験時にJ5
いてはグランド端子13と電源端子11との間に12V
の電圧を印加して、リードビン12と接地端子133と
の間にツェナー電圧2■のツ■ナータイA−ト27を接
続する。そうすれば、制御(−ランジスタ53のベース
端子は、常にほぼ2Vにバイアスされることになり、給
電線端子55どグランド端子との間の電位差は、7vと
なる。このためにICチップ60に7vのストレス電圧
を印加することができる。
第7図は本発明の第3実施例にかかるハイブリッド集積
回路の構成を示したものである。電圧検出部30どして
抵抗31.32を用い、抵抗分割によって電圧を検出し
ている。電圧比較部40として、演算増幅器41を用い
ている。ツェナーダイオード28と抵抗分割によって1
9られた電圧とを比較して、その電圧差が常に零になる
ように制御トランジスタ56は作動する。従って塁準電
圧を発生ずるツェナーダイオード28の一端を開放して
、リードビン12に接続する。従ってグランド端子13
と開放端子12との間にイ」加電圧を印加したり、ある
いは、2Vのツェナーダイオードを接続したりすること
によって基準電圧を7vに」−昇させることができる。
回路の構成を示したものである。電圧検出部30どして
抵抗31.32を用い、抵抗分割によって電圧を検出し
ている。電圧比較部40として、演算増幅器41を用い
ている。ツェナーダイオード28と抵抗分割によって1
9られた電圧とを比較して、その電圧差が常に零になる
ように制御トランジスタ56は作動する。従って塁準電
圧を発生ずるツェナーダイオード28の一端を開放して
、リードビン12に接続する。従ってグランド端子13
と開放端子12との間にイ」加電圧を印加したり、ある
いは、2Vのツェナーダイオードを接続したりすること
によって基準電圧を7vに」−昇させることができる。
又、バーンイン試験後にはこの端子を上実施例と同様短
絡すれば良い。
絡すれば良い。
以上、要するに本発明は定電圧電源回路を右するハイブ
リッド集積回路において、その定電圧電源回路の一部を
構成している基準電圧発生部の一端を開放して、この開
放端子を外部に設けられたリードビンに接続したもので
ある。
リッド集積回路において、その定電圧電源回路の一部を
構成している基準電圧発生部の一端を開放して、この開
放端子を外部に設けられたリードビンに接続したもので
ある。
従ってバーンイン試験時にはこのリードビンから付加電
圧を加えることによって基準電圧を胃圧し、ハイブリッ
ド集積回路に内在ブーる他の電子回路素子に定格電圧以
上の電圧を印加することができる。又、定電圧電源回路
にも電圧を供給しているためにハイブリッド集積回路全
体のバーンイン試験し可0ヒである。又、バーンイン試
験後、実用時には、端子間を簡単に、はんだ付は接続す
ることにより通常の使用をづることができる。よって、
きわめて簡単な手段で、ハイブリッド集積回路の効果的
なパニンイン試験が可能となる。
圧を加えることによって基準電圧を胃圧し、ハイブリッ
ド集積回路に内在ブーる他の電子回路素子に定格電圧以
上の電圧を印加することができる。又、定電圧電源回路
にも電圧を供給しているためにハイブリッド集積回路全
体のバーンイン試験し可0ヒである。又、バーンイン試
験後、実用時には、端子間を簡単に、はんだ付は接続す
ることにより通常の使用をづることができる。よって、
きわめて簡単な手段で、ハイブリッド集積回路の効果的
なパニンイン試験が可能となる。
第1図は本発明の概念を示づブロックグイリフグラム(
ある。第2図は本発明の第1実施例に係るハイブリッド
集積回路の構成を承り構成図である。 第3図はその集積回路モジュールの断面図、第4図はそ
の平面図、第5図はその端子部の拡大図である。第6図
は本発明の第2実施例に係るハイブリッド集積回路の構
成図、第7図は本発明の第3実施例に係るハイブリッド
集積回路の構成図である。 10・・・ハイブリッド集積回路 20・・・基準電圧発生部 30・・・電圧検出部 40・・・電圧比較部 50・・・電圧制御部 60・・・ICチップ 70・・・定電圧電源制御回路 特許出願人 日本電装株式会社 代理人 弁理士 大川 宏 同 弁理士 原符 修 同 弁理士 丸山明夫 第1図 第2図 第3図 第4図 第5図
ある。第2図は本発明の第1実施例に係るハイブリッド
集積回路の構成を承り構成図である。 第3図はその集積回路モジュールの断面図、第4図はそ
の平面図、第5図はその端子部の拡大図である。第6図
は本発明の第2実施例に係るハイブリッド集積回路の構
成図、第7図は本発明の第3実施例に係るハイブリッド
集積回路の構成図である。 10・・・ハイブリッド集積回路 20・・・基準電圧発生部 30・・・電圧検出部 40・・・電圧比較部 50・・・電圧制御部 60・・・ICチップ 70・・・定電圧電源制御回路 特許出願人 日本電装株式会社 代理人 弁理士 大川 宏 同 弁理士 原符 修 同 弁理士 丸山明夫 第1図 第2図 第3図 第4図 第5図
Claims (1)
- 【特許請求の範囲】 定電圧電源回路を有するハイブリッド集積回路にd3い
て、 前記定電圧電源回路の一部を構成リ−る基準電圧発生部
の一端を開放し、該開放端に接続り−るり一ドビンを外
部に設りたことを特徴とづ−るハイブリッド集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6040083A JPS59186330A (ja) | 1983-04-06 | 1983-04-06 | ハイブリツド集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6040083A JPS59186330A (ja) | 1983-04-06 | 1983-04-06 | ハイブリツド集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS59186330A true JPS59186330A (ja) | 1984-10-23 |
Family
ID=13141073
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6040083A Pending JPS59186330A (ja) | 1983-04-06 | 1983-04-06 | ハイブリツド集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS59186330A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62232155A (ja) * | 1986-04-01 | 1987-10-12 | Toshiba Corp | 半導体集積回路装置 |
JPH01164060A (ja) * | 1987-12-21 | 1989-06-28 | Hitachi Ltd | 半導体装置 |
US6157202A (en) * | 1998-01-16 | 2000-12-05 | Mitsubishi Denki Kabushiki Kaisha | Hybrid IC with circuit for burn-in test |
-
1983
- 1983-04-06 JP JP6040083A patent/JPS59186330A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62232155A (ja) * | 1986-04-01 | 1987-10-12 | Toshiba Corp | 半導体集積回路装置 |
JPH01164060A (ja) * | 1987-12-21 | 1989-06-28 | Hitachi Ltd | 半導体装置 |
US6157202A (en) * | 1998-01-16 | 2000-12-05 | Mitsubishi Denki Kabushiki Kaisha | Hybrid IC with circuit for burn-in test |
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