JPS59185670U - level detector - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.

Description

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は従来例に係る最大レベル検出器の回路図、第２
図は本考案の実施例に係る最大レベル検出器の回路図、
第３図は本考案め実施例に係る最小レベル検出器の回路
図である。 図において１・・・・・・入力バッファ、２．５・・・
・・・ダイオード、３．１１．１６・・・・・・ホール
ディングコンデンサ、４・・・・・・出力バッファ、６
・・・・・・入力端子、７・・・・・・出力端子、８・
・・・・・アナログスイッチ、９゜１３・・・・・・比
較器、１０．１４・・・・・・記憶回路、１１゜１５・
・・・・・ディスチャージ抵抗である。Fig. 1 is a circuit diagram of a maximum level detector according to a conventional example;
The figure is a circuit diagram of a maximum level detector according to an embodiment of the present invention.
FIG. 3 is a circuit diagram of a minimum level detector according to an embodiment of the present invention. In the figure, 1...input buffer, 2.5...
...Diode, 3.11.16...Holding capacitor, 4...Output buffer, 6
...Input terminal, 7...Output terminal, 8.
...Analog switch, 9゜13...Comparator, 10.14...Memory circuit, 11゜15.
...This is a discharge resistance.

Claims (1)

【実用新案登録請求の範囲】[Scope of utility model registration request] アナログスイッチと、前記アナログスイッチのアナログ
入力端子側の電圧レベルとアナログ出力端子側の電圧レ
ベルとを比較し、その大小関係により前記アナログスイ
ッチが導通または非導通するように前記アナログスイッ
チのコントロール入力を制御する比較器と、前記アナロ
グスイッチのアナログ出力側に接続され、前記アナログ
スイッチの導通時には前記アナログスイッチを介して入
力する信号電圧を蓄積し、非導通時には前記蓄積された
信号電圧を保持し続ける記憶回路と、前記記憶回路の保
持電圧を出力する出力バッファとによって構成されたこ
とを特徴とするレベル検出器。The analog switch compares the voltage level on the analog input terminal side and the voltage level on the analog output terminal side of the analog switch, and controls the control input of the analog switch so that the analog switch becomes conductive or non-conductive depending on the magnitude relationship. A control comparator is connected to the analog output side of the analog switch, and accumulates the signal voltage input through the analog switch when the analog switch is conductive, and continues to hold the accumulated signal voltage when the analog switch is non-conductive. A level detector comprising a memory circuit and an output buffer that outputs a voltage held by the memory circuit.