JPS59174016A - Clock distributing system - Google Patents

Abstract

PURPOSE:To suppress undesired clock skews by distributing free run clocks via fine adjustment circuits and the stop signals via delay circuits respectively. CONSTITUTION:Free run clocks CLK1 and 2 are distributed between a clock control circuit 2 and each of device units 3 (3A-3F...) via fine adjustment circuits 8, 9- which can control the phases within a machine cycle. At the same time, stop signals STOP1 and 2 are also distributed between the circuit 2 and each unit device 3 via delay circuits 6 and 7. In such a constitution, the number of using delay circuits is reduced. The clock skews are proportional to the delay amount in a clock transmission route, and therefore the undesired clock skews are suppressed.

Description

【発明の詳細な説明】 （５）発明の技術分野 本発明は、クロック分配システム、特にフリー・ラン・
クロックとストップ信号とを個々の装置ユニットに分配
する構成をもつクロック分配システムにおいて、フリー
・ラン・クロックの分配系中から可能な限り遅延回路類
を排除するようにして非所望なりロック・スキューを減
少せしめ、その上でマニアル・クロック制御などの制御
を可能としたクロック分配システムに関するものである
。DETAILED DESCRIPTION OF THE INVENTION (5) Technical field of the invention The present invention relates to a clock distribution system, particularly a free run clock distribution system.
In a clock distribution system configured to distribute clocks and stop signals to individual equipment units, undesired lock skew is avoided by eliminating delay circuits as much as possible from the free run clock distribution system. The present invention relates to a clock distribution system that can reduce the number of clocks and also enable control such as manual clock control.

ＩＢ＋　　技術の背景と問題点 従来から、データ処理装置におけるクロック分配システ
ムにおいては、クロック発振器からのクロック信号がク
ロック制御回路を介してフリー・ラン・クロックとして
個々の装置ユニット（こ分配サレ、　一方マニアル・ク
ロック制御などのためのストップ信号が夫々個々の装置
ユニットに分配される。Background and Problems of IB+ Technology Traditionally, in clock distribution systems in data processing equipment, a clock signal from a clock oscillator is passed through a clock control circuit as a free-running clock to individual equipment units (this distribution sale, while manual - Stop signals for clock control etc. are distributed to each individual equipment unit.

第１図は従来のクロック分配システムの一例を示し１図
中、１はクロック発振器、２はクロック制御回路、３Ａ
ないし３Ｆは夫々装置ユニット。Figure 1 shows an example of a conventional clock distribution system. In the figure, 1 is a clock oscillator, 2 is a clock control circuit, and 3A is a clock distribution system.
The first three floors are equipment units.

ＣＬＫＩ、ＣＬＫ２は夫々フリー・ラン・クロック、５
ＴＯＰＩないし５ＴＯＰ４は夫々ストップ信号、４，５
，６．７は夫々遅延回路（粗調回路）。CLKI and CLK2 are free run clocks, 5
TOPI to 5TOP4 are stop signals, 4 and 5 respectively.
, 6.7 are delay circuits (coarse adjustment circuits).

８．９，１０．・・・・・・は夫々微調回路を表わしで
いる。また２３はマニアル・クロック制御用スイッチを
表わしている。8.9,10. . . . each represents a fine adjustment circuit. Further, 23 represents a manual clock control switch.

各装置ユニット３Ａ、３Ｂ、・・・・・・とクロック制
御回路２との間におけるフリー・ラン・クロックの伝送
時間は１図示遅延回路４．５．６．７によって大略決定
され、１マシン・サイクル以内の位相を調整できる微調
回路８，９．・・・・・・によって微調整される。The transmission time of the free running clock between each equipment unit 3A, 3B, . Fine adjustment circuits 8, 9 that can adjust the phase within a cycle. It is finely adjusted by...

通常の運転状態の下では、ストップ信号５ＴＯＰｉ、５
ＴＯＰ２・・・・・は例えば論理「１」にあり。Under normal operating conditions, the stop signal 5TOPi, 5
TOP2... is at logic "1", for example.

各装置ユニツ）３Ａ、３Ｂ、・・・・・においては、フ
リー・ラン・クロックが上記ストップ信号によってオン
状態に保持されているアンド回路を介して抽出されてい
る。また、マニアル・クロック制御時には、スイッチ２
３が１回オンされる毎に１個のストップ信号が第２図図
示の如く発せられ２例えば装置ユニツ）３Ａにおいて、
フリー・ラン・りｐツクＣＬＫとストップ信号５ＴＯＰ
とが同じ遅延をもって受入れられ、アンド論理をとられ
て１個のゲーテッド・クロック（ＧＡＴＥＤ　　ＣＬＯ
ＣＫ）としで抽出される。In each device unit) 3A, 3B, . . ., the free run clock is extracted via an AND circuit that is kept on by the stop signal. Also, during manual clock control, switch 2
Each time 3 is turned on, one stop signal is generated as shown in FIG.
Free run repeat CLK and stop signal 5TOP
are accepted with the same delay and AND'ed into one gated clock (GATED CLO).
CK) is extracted.

従来、上述の如く構成されでいるが、クロック１送ルー
ト中に遅延回路４，５．６．７などが存在すると、一般
にりロック・スキューが大となる。Conventionally, the configuration is as described above, but if delay circuits 4, 5, 6, 7, etc. are present in the clock 1 transmission route, the lock skew generally becomes large.

即ち、一般にクロック・スキューはクロック伝送ルート
中の遅延量に比例するものであり、特に最近開発されつ
つあるいわゆるスーパー・コンピュータなどの超高速計
算機システムにおいでは、上記クロック・スキューが犬
ぎい問題となる。例えば１０　ｎｓのクロックにおいて
場合によっては８７Ｌ１１程度となることがある。That is, in general, clock skew is proportional to the amount of delay in the clock transmission route, and especially in ultra-high-speed computer systems such as so-called super computers that are being developed recently, the clock skew becomes a serious problem. . For example, with a clock of 10 ns, it may be about 87L11 depending on the case.

（Ｃ１発明の目的と構成 本発明は上記の点を解決することを目的とじでおり１本
発明のクロック分配システムは、クロック発振器からの
クロック信号がりロック制御回路によってフリー・ラン
・クロックとして個々の装置ユニットに分配されると共
に当該フリー・ラン・クロックを制御するストップ信号
が当該夫々の装置ユニットに分配され１個々の装置ユニ
ットにおいて上記フリー・ラン・クロックと上記ストッ
プ信号とにもとづいてゲーテッド・クロックが生成され
るクロック分配システムにおいて、上記クロック制御回
路と上記個々の装置ユニットとの間に１マシン・サイク
ル以内の位相を調整できる微調回路を介して上記フリー
・ラン・クロックが分配され、かつ上記クロック制御回
路と上記個々の装置ユニットとの間に所望する遅延回路
を介して上記ストップ信号が分配されるよう構成される
ことを特徴としている。以下図面を参照しつつ説明する
。(C1 Object and Structure of the Invention The purpose of the present invention is to solve the above-mentioned problems. 1) The clock distribution system of the present invention provides a system in which a clock signal from a clock oscillator is divided into individual clocks as a free-running clock by a lock control circuit. A stop signal that is distributed to the equipment units and controls the free run clock is distributed to each of the equipment units, and a gated clock is generated in each equipment unit based on the free run clock and the stop signal. in a clock distribution system in which the free running clock is distributed between the clock control circuit and the individual equipment units through a fine adjustment circuit capable of adjusting the phase within one machine cycle; It is characterized in that the stop signal is distributed between the clock control circuit and the individual device units via a desired delay circuit.This will be explained below with reference to the drawings.

ＣＤ＋　　発明の実施例 ；ｔ３図は本発明の一実施例構成、第４図は第３図図示
構成の動作を説明する説明図、第５図はオ３図図示構成
に関連する解決点を説明する説明図を示す。CD+ Embodiment of the invention; Fig. 3 shows the configuration of an embodiment of the present invention, Fig. 4 is an explanatory diagram explaining the operation of the arrangement shown in Fig. 3, and Fig. 5 explains the solution related to the arrangement shown in Fig. 3. An explanatory diagram is shown.

第３図において符号１．２．３．６．７．８．９゜１０
．１１，１２．１３．１４，１５，１６．１７．１８゜
１９．２０．２１．２２．２３　　は夫々″Ａｆ１図に
対応している。そして、第１図と対比すると判る如く。In Figure 3, the code is 1.2.3.6.7.8.9゜10
．． 11, 12, 13, 14, 15, 16, 17, 18, 19, 20, 21, 22, 23 correspond to the ``Af1'' diagram, respectively.As can be seen from the comparison with FIG.

第３図図示の場合、第１図において存在していた遅延回
路４．５が存在しないようにされている。In the case shown in FIG. 3, the delay circuit 4.5 that was present in FIG. 1 is not present.

上述した如く、りロック・スキューはクロック伝送ルー
ト中の遅延量に比例する。このことから。As mentioned above, lock skew is proportional to the amount of delay in the clock transmission route. From this.

本発明の場合、第３図図示の如く第１図に存在した遅延
回路４，５が省略され、フリー・ラン・りｐツクＣＬＫ
ＩやＣＬＫ２はオ・４図に示す如く１マシン・サイクル
以内の位相調整を与えるのみで最小の遅延量をもって各
装置ユニットに分配される。これによって上述のクロッ
ク・スキューを最小に抑えるようにする。これに対して
、ストップ信号５ＴＯＰは個々の装置ユニットにおいて
、フリー・ラン・クロックの１つのパルスを正しくカバ
ーできるよう伝送時間が選定されればよい。この時間は
遅延回路６や７において各装置ユニット対応に選ばれる
。In the case of the present invention, as shown in FIG. 3, the delay circuits 4 and 5 present in FIG.
I and CLK2 are distributed to each device unit with the minimum amount of delay by only providing phase adjustment within one machine cycle, as shown in Fig. 4. This helps minimize the clock skew mentioned above. In contrast, the transmission time of the stop signal 5TOP only needs to be selected in each device unit so as to correctly cover one pulse of the free run clock. This time is selected in delay circuits 6 and 7 corresponding to each device unit.

通常の運転状態の下では、ストップ信号５ＴＯＰは論理
「１」にあり、各装置ユニツ）３Ａ、３Ｂ。Under normal operating conditions, the stop signal 5TOP is at logic "1", and each device unit) 3A, 3B.

・・・・　において、フリー・ラン・クロックＣＬＫが
抽出されていることは、第１図図示の場合と同様である
。但し、上述の如くクロック・スキューは十分少さいも
のとなっている。そして、マニアル・クロック制御時に
は、第４図図示の如く、ストップ信号が発せられ、予め
定められた遅延をもって例えば＃４クロック・パルスを
ゲートして、１個のゲーテッド・クロックを生成せしめ
る。なお。. . . , the free run clock CLK is extracted as in the case shown in FIG. 1. However, as mentioned above, the clock skew is sufficiently small. During manual clock control, a stop signal is generated as shown in FIG. 4, and a #4 clock pulse, for example, is gated with a predetermined delay to generate one gated clock. In addition.

言うまでもなく、スイッチ２３を操作する操作時間はフ
リー・ラン・クロックの周期にくらべて十分に犬であり
、クロック制御回路２はスイッチ２３の１回の操作に対
応して、フリー・ラン・クロックの１パルス分をカバー
する幅をもつストップ信号を１個出力する。Needless to say, the operation time for operating the switch 23 is much longer than the period of the free run clock, and the clock control circuit 2 operates the free run clock in response to one operation of the switch 23. Outputs one stop signal with a width that covers one pulse.

上述の如く構成することによって、フリー・ラン・りｐ
ツクＣＬＫに関してクロック・スキューの十分少さいク
ロック分配システムが得られ、かつマニアル・クロック
制御などに対応して所定の時間遅れをもってゲーテッド
・クロックを生成することがでさるものとなるが、第５
図を参照してなお関連する問題点を説明する。By configuring as described above, free run rip
It is possible to obtain a clock distribution system with sufficiently small clock skew regarding the clock CLK, and to generate a gated clock with a predetermined time delay in response to manual clock control.
Further related problems will be explained with reference to the figures.

フリー・ラン・クロックは第５図ＩＡＩ図示の如く各装
置ユニツ）３Ａ、３Ｂ、・・・・・・に供給されるが。The free run clock is supplied to each device unit 3A, 3B, . . . as shown in FIG.

例えは装置ユニッ）３Ａ内においで奇数ナンバのクロッ
クに対応しで動作する個所と偶数ナンバのクロックに対
応して動作する個所とが存在する如き場合がある。また
例えは装置ユニツ１−３Ａにおいて奇数ナンバのクロッ
クに対応して動作し、装置ユニソ）３Ｂにおいて偶数ナ
ンバのクロ７りに対応しで動作する如き場合が存在する
。For example, within the device unit 3A, there may be some locations that operate in response to odd numbered clocks and other locations that operate in response to even numbered clocks. For example, there is a case where the device unit 1-3A operates in response to an odd numbered clock, and the device unit 3B operates in response to an even numbered clock.

このような場合には、訓・３図図示のスイッチ２３が１
回操作された場合に、クロック制御装置２ば。In such a case, switch 23 shown in Figure 3 should be set to 1.
When the clock control device 2 is operated twice.

月１５図ｔＢＩ　ｔｅ１図示の如く、２つのストップ信
号５ＴＯＰＡと５ＴＯＰＢとを夫々発し、一方の個所で
ゲーテッド・クロックＧＣＬＫＡを生成させ、かツ他方
の個所でゲーテッド・クロックＧＣＬＫＢを生成させる
ようにする。As shown in Figure 15, tBI te1, two stop signals 5TOPA and 5TOPB are generated, respectively, so that one location generates the gated clock GCLKA, and the other location generates the gated clock GCLKB.

クロック分配システムにおいては、上記第５図（５）＋
ＢＩ　（Ｃ１に例示した如き関係をもってマニアル・り
ロック制御時にも動作することが要求されることがある
が、更に場合によっては、装置ユニット３Ａ、３Ｂ、・
・・をフリー・ラン・クロックのＮ倍Ｎいクロックで運
転せしめることがある。この場合。In the clock distribution system, the above figure 5 (5) +
BI (It may be required to operate during manual lock control with the relationship as exemplified in C1, but in some cases, the device units 3A, 3B, . . .
... may be run with a clock N times N times the free run clock. in this case.

例えは２倍遅いクロックで運転せしめるべく、Ａ１５図
ｔＤ＋図示の如くクロック制御回路が２倍遅いクロック
を供給したとしても不十分である。何故ならば、このよ
うなりロックを供給している場合。For example, even if the clock control circuit supplies a clock that is twice as slow as shown in A15, tD+, in order to operate with a clock that is twice as slow, it is insufficient. Because if you are supplying a lock like this.

上述の如くスイッチ２３の操作に対応してストップ信号
５ＴＯＰＡと５ＴＯＰＢとが夫々発せられた際に、スト
ップ信号５ＴＯＰＨによってゲートされるべきクロック
が存在しない形となるからである。This is because when the stop signals 5TOPA and 5TOPB are issued in response to the operation of the switch 23 as described above, there is no clock to be gated by the stop signal 5TOPH.

このことを考慮しで、上述の如くＮ倍遅いクロックで運
転せしめるに当って１本発明の場合、フリー・ラン・ク
ロックはそのまま供給しておいた上で、ストップ信号５
ＴＯＰＡや５ＴＯＰＢを。Taking this into consideration, in the case of the present invention, when operating with a clock N times slower as described above, the free run clock is supplied as is, and the stop signal 5 is
TOPA and 5TOPB.

フリー・ラン・クロックのＮサイクルに１回の割合で送
出するようにしｉ−５図（Ｅ）や第５図（Ｆ１図示の如
く、ストップ信号によってゲートされたクロックＣＬＫ
ＡやＣＬＫＢを抽出するようにする。The clock CLK gated by the stop signal is transmitted once every N cycles of the free run clock, as shown in Figure i-5 (E) and Figure 5 (F1).
Extract A and CLKB.

このようにすると、ストップ信号５ＴＯＰＡによってゲ
ートされた例えば図示＃７クロツクとストップ信号５Ｔ
ＯＰＨによってゲートされた図示＃８クロックとは、正
しい位相遅れ関係の下にあり。In this way, for example, the #7 clock gated by the stop signal 5TOPA and the stop signal 5T are gated by the stop signal 5TOPA.
The illustrated #8 clock gated by OPH is in correct phase lag relationship.

何んら問題はなくなる。There will be no problems.

ｔＥｌ　　発明の詳細 な説明した如く９本発明によれは、非所望なりロック・
スキューを抑制することかでさ、その上でストップ信号
による制御をも正しく行うことが可能となる。tEl As described in detail, the present invention provides for undesired locking and
By suppressing the skew, it is also possible to correctly perform control using a stop signal.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は従来のクロック分配システムの一例。 訓・２図はその動作を説明する説明図、第３図は本発明
の一実施例構成、′：Ａ７４図はその動作を説明する説
明図、２７５図は第３図図示構成に関連する解決点を説
明する説明図を示す。 図中、■はクロック発振器、２はクロック制御回路、３
は装置ユ＝ット、ＣＬＫＩ、ＣＬＫ２は夫々フリー・ラ
ン・クロック、５ＴＯＰＩ、５ＴＯＰ２は夫々ストップ
信号、４，５，６．７は遅延回路、８，９．１０．・・
・は微調回路、２３はマニアル・クロック制御用スイッ
チを表わす。 特許出願人　富士通株式会社Figure 1 shows an example of a conventional clock distribution system. Figure 2 is an explanatory diagram explaining its operation, Figure 3 is a configuration of an embodiment of the present invention, ':A74 is an explanatory diagram explaining its operation, and Figure 275 is a solution related to the configuration shown in Figure 3. An explanatory diagram explaining the points is shown. In the figure, ■ is a clock oscillator, 2 is a clock control circuit, and 3 is a clock oscillator.
are device units, CLKI, CLK2 are free run clocks, 5TOPI, 5TOP2 are stop signals, 4, 5, 6.7 are delay circuits, 8, 9, 10.・・・
* represents a fine adjustment circuit, and 23 represents a manual clock control switch. Patent applicant Fujitsu Limited

Claims (2)

【特許請求の範囲】[Claims] （１）　り＋＝ツク発振器からのクロック信号がクロッ
ク制御回路によってフリー・ラン・クロックとして個々
の装置ユニットに分配されると共に当該フリー・ラン・
クロックを制御するストップ信号が当該夫々の装置ユニ
ットに分配され７個々の装置ユニットにおいて上記フリ
ー・ラン・クロックと上記ストップ信号とにもとついで
ゲーテッド・クロックが生成されるクロック分配システ
ムにおいで、上記りｐツク制御回路と上記個々の装置ユ
ニットとの間に１マシン・サイクル以内の位相を調整で
きる微調回路を介して上記フリー・ラン・クロックが分
配され、かつ上記クロック制御回路と上記個々の装置ユ
ニットとの間に所望する遅延回路を介して上記ストップ
信号が分配されるよう構成されることを特徴とするクロ
ック分配システム。(1) The clock signal from the oscillator is distributed by the clock control circuit to the individual equipment units as a free run clock, and the clock signal from the free run clock is
7. A clock distribution system in which a stop signal for controlling a clock is distributed to the respective equipment units and a gated clock is generated in each of the equipment units based on the free running clock and the stop signal. The free running clock is distributed between the clock control circuit and the individual device units through a fine adjustment circuit that can adjust the phase within one machine cycle, and A clock distribution system characterized in that the stop signal is distributed between a unit and a unit via a desired delay circuit. （２）　クロック発振器からのクロック信号がクロック
制御回路によってフリー・ラン・クロックとして個々の
装置ユニットに分配されると共に当該フリー・ラン・ク
ロックを制御するストップ信号が当該夫々の装置ユニッ
トに分配され１個々の装置ユニットにおいで上記フリー
・ラン・クロックと上記ストップ信号とにもとついてゲ
ーテッド・クロックが生成されるクロック分配システム
においで、上記クロック制御回路と上記個々の装置ユニ
ットとの間に１マシン・サイクル以内の位相を調整でき
る微調回路を介して上記フリー・ラン・クロックが分配
され、かつ上記クロック制御回路と上記個々の装置ユニ
ットとの間に所望する遅延回路を介して上記ストップ信
号が分配されるよう構１戊されてなり、上記フリー・ラ
ン・クロックのＮ倍の遅い低速クロックを生成するに当
って、上記ストップ信号を上記フリー・ラン・クロック
のＮサイクルに１回の割合で発生せしめて分配し。 上記装置ユニット内で上記低速クロックを生成するよう
構成したことを特徴とするクロック分配システム。(2) A clock signal from a clock oscillator is distributed to each device unit as a free run clock by a clock control circuit, and a stop signal for controlling the free run clock is distributed to each device unit. In a clock distribution system in which a gated clock is generated in each equipment unit based on the free run clock and the stop signal, one machine is provided between the clock control circuit and the individual equipment unit. - the free run clock is distributed through a fine adjustment circuit that can adjust the phase within a cycle, and the stop signal is distributed through a desired delay circuit between the clock control circuit and the individual equipment units; In generating a low-speed clock that is N times slower than the free run clock, the stop signal is generated once every N cycles of the free run clock. At least distribute it. A clock distribution system characterized in that the low-speed clock is generated within the device unit.