JPH06342415A - Inter-bus connector - Google Patents

Abstract

PURPOSE:To provide transfer between plural buses, which are operated by using any peculiar bus clock, without using any asynchronous circuit by variably setting the clock frequency of those buses and a frequency ratio between them. CONSTITUTION:Respective bus control circuits 102, 103, 104 and 105 are supplied by clock generators 112, 113, 114 and 115 for generating the respective bus clocks and further, the respective buses are operated at independent frequencies by using the clocks for which the frequencies and the frequency ratio can be variably set and phases are adjusted among those clocks corresponding to clock constitution information 122. The latch timing of data transfer among the respective bus control circuits 102, 103, 104 and 105 is adjusted by an interface timing control circuit 101 according to the frequency ratio among the respective bus clocks, and the data transfer is performed corresponding to the bus clocks of the respective bus control circuits.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は，複数のバス，特に複数
の同期式バスを接続してデ−タの転送を行っているバス
間接続装置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a bus connecting device for transferring data by connecting a plurality of buses, particularly a plurality of synchronous buses.

【０００２】[0002]

【従来の技術】近年，コンピュ−タシステムの高性能化
を実現するため高いデ−タ転送能力が要求されており，
これを実現するため，動作周波数の異なるバスを階層的
に多段接続した階層バス構成を採用するシステムが増加
している。また，階層バスを構成する個々のバスにおい
ても，高いデ−タ転送能力を実現すべくクロックに同期
してデ−タ転送を行う同期式バスを採用したしたシステ
ムが増加している。2. Description of the Related Art In recent years, high data transfer capability is required to realize high performance of computer systems.
In order to achieve this, an increasing number of systems are adopting a hierarchical bus configuration in which buses having different operating frequencies are connected in a hierarchical multi-stage manner. Further, in each of the individual buses constituting the hierarchical bus, an increasing number of systems have adopted a synchronous bus for performing data transfer in synchronization with a clock in order to realize high data transfer capability.

【０００３】従来，このような複数の同期式バスを接続
するバス間接続装置，例えばプロセッサの動作周波数に
よって決まる高周波数で動作するプロセッサバスと入出
力デバイスの構成によって決まる低周波数で動作する入
出力バスを接続するようなバス間接続装置では，プロセ
ッサバス，入出力バス個々のバスを固有のバスクロック
を用いて動作させ，クロック周波数の異なるバスを制御
する制御回路間を接続するための信号は，非同期信号と
して同期化のための同期化回路を通した上で使用してい
る接続装置が主流である。Conventionally, an inter-bus connecting device for connecting a plurality of such synchronous buses, for example, a processor bus operating at a high frequency determined by the operating frequency of the processor and an input / output operating at a low frequency determined by the configuration of the input / output device. In a bus-to-bus connection device that connects buses, each of the processor bus and the input / output bus operates using a unique bus clock, and signals for connecting control circuits that control buses with different clock frequencies are The mainstream is the connection device that is used after passing through a synchronization circuit for synchronization as an asynchronous signal.

【０００４】しかし，このように複数のバス間を非同期
として接続すると，非同期信号の同期化のためにアクセ
スレイテンシが悪くなるという欠点がある。特に最近の
プロセッサは動作周波数の向上がめざましく，メモリ，
ＩＯ等の動作周波数との差は広がるばかりである。その
ため，メモリアクセスやＩＯアクセスにおけるアクセス
レイテンシの悪化はシステム性能に悪影響を及ぼす。However, if a plurality of buses are connected asynchronously as described above, there is a drawback that the access latency is deteriorated due to the synchronization of the asynchronous signals. Especially in recent processors, the operating frequency has been remarkably improved,
The difference from the operating frequency of IO etc. is only widening. Therefore, deterioration of access latency in memory access or IO access adversely affects system performance.

【０００５】ところで，上記に示した問題である，非同
期信号を同期化することによるアクセスレイテンシの悪
化を解消する手段として，複数のバスのバスクロックを
周波数比率を固定化することにより同期化させてしまう
（例えばプロセッサバスの動作周波数と入出力バスの動
作周波数の比率を２：１に固定化する）方法がある。By the way, as a means for solving the problem described above, that is, the deterioration of access latency caused by synchronizing asynchronous signals, the bus clocks of a plurality of buses are synchronized by fixing the frequency ratio. There is a method (for example, the ratio between the operating frequency of the processor bus and the operating frequency of the input / output bus is fixed at 2: 1).

【０００６】しかし，このように複数のバス間の接続に
おいてバスクロックを同期化させてしまうと，プロセッ
サバスの動作周波数と入出力バスの動作周波数の比率が
固定化することにより，プロセッサ性能を低下させると
それに従い入出力性能が低下してしまうという欠点があ
る。そのため，製品としての幅広い性能バランス，すな
わちプロセッサ性能は高いが入出力性能は低いモデルの
製品や，プロセッサ性能は低いが入出力性能は高いモデ
ルの製品といった様々な性能バランスの製品を同一のシ
ステムで実現することが困難になる。However, if the bus clocks are synchronized in the connection between a plurality of buses in this way, the ratio of the operating frequency of the processor bus and the operating frequency of the input / output bus is fixed, so that the processor performance is degraded. If this is done, there is a drawback in that the input / output performance will decrease accordingly. Therefore, products with a wide range of performance balance, such as products with high processor performance but low I / O performance and products with low processor performance but high I / O performance, can be used in the same system. Difficult to realize.

【０００７】さらに，製品の開発においても，他のバス
の動作周波数を変えずに一つのバスだけ動作周波数を変
更するといった仕様変更は不可能となり，開発上の制約
となる。Further, even in product development, it is impossible to change specifications such as changing the operating frequency of only one bus without changing the operating frequencies of other buses, which is a constraint on development.

【０００８】またプロセッサ部のみ，入出力部のみとい
った部分的なエンハンスが困難になり，システムの将来
的な拡張性に対する制限事項となる。Further, it becomes difficult to partially enhance only the processor part and only the input / output part, which becomes a limitation to the future expandability of the system.

【０００９】[0009]

【発明が解決しようとする課題】本発明は複数のバスを
接続する上での二つの問題，すなわち，バス間を非同期
として接続してしまうとアクセスレイテンシが悪化して
しまうという問題と，バスクロックの周波数比率を固定
化することにより同期化させてしまうと幅広い性能バラ
ンスを実現することが困難となり，拡張性もなくなって
しまうという問題を，相矛盾することなく解決すること
にある。SUMMARY OF THE INVENTION According to the present invention, there are two problems in connecting a plurality of buses, that is, access latency deteriorates if the buses are connected asynchronously, and a bus clock. It is to solve the problem that it is difficult to achieve a wide range of performance balance when the synchronization is achieved by fixing the frequency ratio of, and the expandability is lost, without conflict.

【００１０】[0010]

【課題を解決するための手段】上記目的を達成するた
め，本発明のバス間接続装置は各々のバスのクロック周
波数を基本的には可変に設定できる手段を有しており，
個々のバスは設定された値に従い独立した周波数で動作
させうる。In order to achieve the above object, the inter-bus connecting device of the present invention basically has means for setting the clock frequency of each bus variably.
Each bus can be operated at an independent frequency according to the set value.

【００１１】また，本発明のバス間接続装置は，複数の
バス間の周波数比を設定する手段を有し，さらに，設定
された値に従いこれらバスクロック間の位相を調整する
手段，及び異なったクロック周波数で動作するバスを制
御する制御回路間のインタフェ−スタイミングを調整す
る手段を有している。The bus connection device of the present invention has means for setting the frequency ratio between a plurality of buses, means for adjusting the phase between these bus clocks according to the set value, and different means. It has means for adjusting the interface timing between the control circuits for controlling the bus operating at the clock frequency.

【００１２】[0012]

【作用】本発明のバス間接続装置は，各々のバスクロッ
クの周波数は可変に設定されうるが，これらはある比率
を満たしており，かつそれらの間の位相は調整されてい
る。そして，バス制御回路間の転送タイミングは各バス
クロック間の周波数比に従って調整されるため，異なっ
たクロック周波数で動作するバスを制御する制御回路間
を接続するための信号を非同期信号としてでなく扱え，
バス制御回路間の転送を同期して行うことができる。In the inter-bus connection device of the present invention, the frequency of each bus clock can be set variably, but these satisfy a certain ratio, and the phase between them is adjusted. Since the transfer timing between the bus control circuits is adjusted according to the frequency ratio between the bus clocks, the signals for connecting the control circuits that control the buses operating at different clock frequencies should not be treated as asynchronous signals. ，
Transfer between the bus control circuits can be performed synchronously.

【００１３】また，本発明のバス間接続装置は，基本的
には各々可変に設定されたクロックに従い個々のバスを
独立した周波数で動作させるため，製品としての幅広い
性能バランス，すなわちプロセッサ性能は高いが入出力
性能は低いモデルの製品や，プロセッサ性能は低いが入
出力性能は高いモデルの製品といった様々な性能バラン
スの製品を同一のシステムで実現できる。Further, since the bus-to-bus connection device of the present invention basically operates each bus at an independent frequency according to a variably set clock, it has a wide performance balance as a product, that is, high processor performance. It is possible to realize products with various performance balances in the same system, such as products with low input / output performance and products with low processor performance but high input / output performance.

【００１４】[0014]

【実施例】以下，本発明によるバス間接続装置を図示す
る実施例に基づいて詳細に説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A bus connecting device according to the present invention will be described below in detail with reference to illustrated embodiments.

【００１５】図１は本発明の一実施例の構成を示すブロ
ック図である。FIG. 1 is a block diagram showing the configuration of an embodiment of the present invention.

【００１６】図１において，バス間接続装置１００はＮ
個（Ｎは整数）のプロセッサが接続されているプロセッ
サバス２００，Ｍ個（Ｍは整数）のメモリが接続されて
いるメモリバス３００，ｎ個（ｎは整数）の入出力装置
が接続されている入出力バス４００，ｍ個（ｍは整数）
のシステムサ−ビス制御装置が接続されているシステム
サ−ビスバス５００を接続するバス間接続装置である。In FIG. 1, the bus connection device 100 is N
A processor bus 200 to which n (N is an integer) processors are connected; a memory bus 300 to which M (M is an integer) memories are connected; and n (n is an integer) input / output devices are connected. Input / output bus 400, m (m is an integer)
Is a bus-to-bus connection device for connecting the system service bus 500 to which the system service control device is connected.

【００１７】また，バス間接続装置１００はプロセッサ
バス２００を制御するプロセッサバス制御回路１０２，
メモリバス３００を制御するメモリバス制御回路１０
３，入出力バス４００を制御する入出力バス制御回路１
０４，システムサ−ビスバス５００を制御するシステム
サ−ビスバス制御回路１０５，及び各バスのクロック周
波数の設定情報を保持しているクロック構成情報１２２
と発振器１２１の出力から各バス制御回路に必要なバス
クロックを各バスクロック間の位相を調整したうえで供
給する，プロセッサバスクロック生成器１１２，メモリ
バスクロック生成器１１３，入出力バスクロック生成器
１１４，システムサ−ビスバスクロック生成器１１５，
さらに，各バス制御回路間にわたる信号を非同期信号と
してではなく同期信号として取り扱うために，各バスク
ロック間の周波数比に従いインタフェ−スタイミングの
調整を司るインタフェ−スタイミング調整回路１０１か
ら構成される。Further, the inter-bus connecting device 100 includes a processor bus control circuit 102 for controlling the processor bus 200,
Memory bus control circuit 10 for controlling the memory bus 300
3, I / O bus control circuit 1 for controlling the I / O bus 400
04, a system service bus control circuit 105 for controlling the system service bus 500, and clock configuration information 122 holding clock frequency setting information for each bus.
Processor bus clock generator 112, memory bus clock generator 113, input / output bus clock generator, which supplies a bus clock required for each bus control circuit from the output of the oscillator 121 and the oscillator 121 after adjusting the phase between the bus clocks. 114, system service bus clock generator 115,
Further, in order to handle the signal between the bus control circuits not as an asynchronous signal but as a synchronous signal, the interface timing adjusting circuit 101 controls the interface timing according to the frequency ratio between the bus clocks.

【００１８】図２，図３は図１に示したバス間接続装置
の動作クロック例を示しており，図２はプロセッサバス
クロック，メモリバスクロック，入出力バスクロック，
システムサ−ビスバスクロックの周波数比が２：２：
１：１の関係である二相クロック，ＴＰ０，ＴＰ２，Ｔ
Ｍ０，ＴＭ２，ＴＩ０，ＴＩ２，ＴＳ０，ＴＳ２を示し
ており，図３はプロセッサバスクロック，メモリバスク
ロック，入出力バスクロック，システムサ−ビスバスク
ロックの周波数の比率が１：１：１：１の関係である二
相クロック，ＴＰ０，ＴＰ２，ＴＭ０，ＴＭ２，ＴＩ
０，ＴＩ２，ＴＳ０，ＴＳ２を示している。このような
各バスクロック間の周波数比は，例えばディップスイッ
チやパッケ−ジ上の布線による情報設定，またはＲＯＭ
等による不揮発性メモリによる情報設定によりシステム
組み込み時のクロック構成情報として可変に設定でき
る。また，動作クロック自体も周波数の調整可能な発振
器を使用したり，発振器自体を取り替えることによりシ
ステム組み込み時に可変に設定できる。2 and 3 show examples of operation clocks of the inter-bus connection device shown in FIG. 1, and FIG. 2 shows a processor bus clock, a memory bus clock, an input / output bus clock,
The frequency ratio of the system service bus clock is 2: 2:
Two-phase clock, TP0, TP2, T having a 1: 1 relationship
M0, TM2, TI0, TI2, TS0, TS2 are shown. FIG. 3 shows that the frequency ratio of the processor bus clock, the memory bus clock, the input / output bus clock, and the system service bus clock is 1: 1: 1: 1. Two-phase clock, TP0, TP2, TM0, TM2, TI
0, TI2, TS0, TS2 are shown. Such a frequency ratio between the bus clocks is set by, for example, information setting by wiring on a DIP switch or package, or ROM.
It is possible to variably set the clock configuration information at the time of incorporating the system by setting information by the non-volatile memory such as. Also, the operating clock itself can be variably set when the system is installed by using an oscillator whose frequency can be adjusted or by replacing the oscillator itself.

【００１９】なお，各バスのクロックは，唯一の発振器
１２１と各バスのクロック周波数の設定情報を保持して
いるクロック構成情報１２２により生成されているた
め，クロック分配に等長配線等を施すことにより，各バ
ス制御回路には位相が調整されたクロックが供給され
る。Since the clock of each bus is generated by the unique oscillator 121 and the clock configuration information 122 holding the setting information of the clock frequency of each bus, equidistant wiring or the like is applied to the clock distribution. As a result, a clock whose phase is adjusted is supplied to each bus control circuit.

【００２０】図４は発振器１２１の周波数及び上記に示
した各バスクロック間の周波数比を可変に設定すること
により実現されるシステム全体としての動作周波数例を
示したものである。このように発振器１２１の周波数及
び上記に示した各バスクロック間の周波数比を可変に設
定可能とすることにより，製品としての幅広い性能バラ
ンス，すなわちプロセッサ性能，メモリ性能及び入出力
性能ともに高いシステム（システム構成１），プロセッ
サ性能及び入出力性能は高いがメモリ性能が少し低いシ
ステム（システム構成２），さらにプロセッサ性能及び
メモリ性能は低いが入出力性能が高いシステム（システ
ム構成Ｎ）といった様々な性能バランスの製品を同一の
システムで実現できる。FIG. 4 shows an example of the operating frequency of the entire system realized by variably setting the frequency of the oscillator 121 and the frequency ratio between the bus clocks described above. By making it possible to variably set the frequency of the oscillator 121 and the frequency ratio between the bus clocks described above, a wide performance balance as a product, that is, a system having high processor performance, memory performance, and input / output performance ( Various configurations such as system configuration 1), a system with high processor performance and input / output performance but a little low memory performance (system configuration 2), and a system with low processor performance and memory performance but high input / output performance (system configuration N). Balanced products can be realized with the same system.

【００２１】次に，各バス制御回路間にわたる信号を非
同期信号としてではなく同期信号として取り扱うため
に，各バスクロック間の周波数比に従ってインタフェ−
スタイミングの調整を司るインタフェ−スタイミング調
整回路１０１について説明する。 図５はインタフェ−
スタイミング調整回路１０１の一実施例を示しており，
プロセッサバス２００と入出力バス４００間の転送にお
いて，図２，図３に示したようにプロセッサバスクロッ
クと入出力バスクロックの周波数比が２：１と１：１と
いう二通りの設定が可能な場合に，各バス制御回路間の
インタフェ−スタイミングの調整をいかに実現している
かを示す回路である。Next, in order to treat the signal between the bus control circuits as a synchronous signal rather than as an asynchronous signal, the interface according to the frequency ratio between the bus clocks is used.
The interface timing adjustment circuit 101 that controls the timing adjustment will be described. Figure 5 shows the interface
1 shows an example of the timing adjustment circuit 101,
In the transfer between the processor bus 200 and the input / output bus 400, as shown in FIGS. 2 and 3, the frequency ratio of the processor bus clock and the input / output bus clock can be set in two ways: 2: 1 and 1: 1. In this case, it is a circuit showing how the interface timing between the bus control circuits is adjusted.

【００２２】なお，図６，図７は図５に示した回路を使
用して，プロセッサバス制御回路のラッチＰから入出力
バス制御回路のラッチＩへデ−タを転送するタイミング
を示すタイムチャ−トであり，図６はクロック周波数比
が２：１の場合を，図７はクロック周波数比が１：１の
場合を示している。6 and 7 are timing charts showing the timing of transferring data from the latch P of the processor bus control circuit to the latch I of the input / output bus control circuit using the circuit shown in FIG. FIG. 6 shows the case where the clock frequency ratio is 2: 1 and FIG. 7 shows the case where the clock frequency ratio is 1: 1.

【００２３】以下，上記インタフェ−スタイミング調整
回路１０１の動作を詳細に説明する。図５は，ＴＰ０の
クロックで動作しているプロセッサバス制御回路のラッ
チＰのデ−タをＴＩ０のクロックで動作している入出力
バス制御回路のラッチＩへデ−タ転送している例であ
り，入出力バス制御回路のラッチＩのラッチタイミング
は，プロセッサバス制御回路から出力されるラッチタイ
ミング指示（ＴＰ０のタイミング位相のパルス信号）が
インタフェ−スタイミング調整回路１０１によりＴＩ２
のタイミング位相のパルス信号に変換され，この信号と
ＴＩ０の論理積をとることにより与えられる。インタフ
ェ−スタイミング調整回路１０１は，ＴＰ２，ＴＩ２の
クロックを用い，クロックの周波数比が２：１と１：１
のいずれであるかという情報に従い出力パスを選択し，
タイミング調整を行っている。上記により入出力バス制
御回路のラッチＩは自バスクロックのみを用いてデ−タ
をラッチすることが可能となっている。The operation of the interface timing adjusting circuit 101 will be described in detail below. FIG. 5 shows an example in which the data of the latch P of the processor bus control circuit operating at the clock of TP0 is transferred to the latch I of the input / output bus control circuit operating at the clock of TI0. As for the latch timing of the latch I of the input / output bus control circuit, the latch timing instruction (pulse signal of the timing phase of TP0) output from the processor bus control circuit is set to TI2 by the interface timing adjustment circuit 101.
Is converted into a pulse signal having a timing phase of, and is given by taking the logical product of this signal and TI0. The interface timing adjusting circuit 101 uses clocks of TP2 and TI2 and has a clock frequency ratio of 2: 1 and 1: 1.
Select the output path according to the information which is
We are adjusting the timing. As described above, the latch I of the input / output bus control circuit can latch the data using only its own bus clock.

【００２４】図８は上記構成（プロセッサバスクロック
と入出力バスクロックのクロックの周波数比が２：１の
場合）でプロセッサバスから入出力バスへデ−タ転送し
た場合のタイミングチャ−トを示したものである。FIG. 8 shows a timing chart when data is transferred from the processor bus to the input / output bus in the above configuration (when the clock frequency ratio of the processor bus clock and the input / output bus clock is 2: 1). It is a thing.

【００２５】また，図９は上記構成（プロセッサバスク
ロックと入出力バスクロックのクロックの周波数比が
２：１の場合）において，インタフェ−スタイミング調
整回路１０１を用いず，従来の如くプロセッサバス制御
回路から入出力バス制御回路への信号を非同期信号とし
て，同期化のための同期化回路を通して同期化をおこな
った例において，プロセッサバスから入出力バスへデ−
タ転送した場合のタイミングチャ−トを示したものであ
る。Further, FIG. 9 shows the above-described configuration (when the frequency ratio of the clock of the processor bus clock and the clock of the input / output bus clock is 2: 1) without using the interface timing adjusting circuit 101, and the conventional processor bus control is performed. In the example in which the signal from the circuit to the input / output bus control circuit is used as an asynchronous signal and synchronization is performed through the synchronization circuit for synchronization, the data from the processor bus to the input / output bus is
3 shows a timing chart in the case of data transfer.

【００２６】図８，図９から明らかなように，非同期信
号の同期化回路を用いてプロセッサバスから入出力バス
へデ−タ転送を行った場合のアクセスレイテンシは悪く
なっている。As is apparent from FIGS. 8 and 9, the access latency is poor when data is transferred from the processor bus to the input / output bus using the asynchronous signal synchronizing circuit.

【００２７】以上示した例では，プロセッサバスから入
出力バスへデ−タ転送した例を示したが，いずれのバス
間に渡る転送も同様に行える。In the example shown above, an example is shown in which data is transferred from the processor bus to the input / output bus, but transfer between any of the buses can be similarly performed.

【００２８】また，バスクロックの周波数比が２：１と
１：１という二通りの関係が設定された例を示したが，
周波数比が任意の関係に，複数通り設定された場合にお
いても同様に実現可能である。In addition, an example is shown in which two types of relationships are set in which the frequency ratio of the bus clock is 2: 1 and 1: 1.
The same can be realized when a plurality of frequency ratios are set in an arbitrary relationship.

【００２９】さらに，以上示した例では，プロセッサバ
ス，メモリバス，入出力バス，システムサ−ビスバスの
四個のバスがあり，それら全てが同期式バスであり，か
つこれらのバス間を非同期信号の同期化回路を用いるこ
となく接続させた構成を示したが，上記構成は本発明の
特許請求の範囲を限定するものではなく，本発明の特許
請求の範囲は，接続するバスの個数は四個に限定しては
なく，接続するバスのうちのいくつかは非同期式のバス
を用いることも可能であり，また同期式バスの接続にお
いてもそのうちのいくつかは非同期に接続することも可
能であることを包含している。Further, in the above-mentioned example, there are four buses of a processor bus, a memory bus, an input / output bus and a system service bus, all of which are synchronous buses, and asynchronous signals are provided between these buses. However, the above-mentioned configuration does not limit the scope of the claims of the present invention, and the number of buses to be connected is four. The number of buses is not limited to one, and some of the buses to be connected can use asynchronous buses, and some of the buses can also be connected asynchronously. It includes that.

【００３０】[0030]

【発明の効果】以上説明したように本発明のバス間接続
装置は，複数のバス間に渡る転送を非同期信号の同期化
回路を用いることなく実現しているため，バス間のデ−
タ転送を小さなアクセスレイテンシで実現することがで
き，かつ，基本的には各々可変に設定することが可能な
クロックに従い，個々のバスを独立した周波数で動作さ
せうるため，製品としての幅広い性能バランス，すなわ
ちプロセッサ性能は高いが入出力性能は低いモデルの製
品や，プロセッサ性能は低いが入出力性能は高いモデル
の製品といった様々な性能バランスの製品を同一のシス
テムで実現できる。As described above, the inter-bus connection device of the present invention realizes the transfer between a plurality of buses without using a synchronization circuit for asynchronous signals, so that the data between the buses can be transferred.
Data transfer can be realized with a small access latency, and basically each bus can operate at an independent frequency according to a clock that can be variably set. Therefore, a wide performance balance as a product is achieved. That is, products with various performance balances, such as a model product with high processor performance but low input / output performance and a product model with low processor performance but high input / output performance, can be realized in the same system.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明によるバス間接続装置の一実施例を示す
ブロック図である。FIG. 1 is a block diagram showing an embodiment of an inter-bus connecting device according to the present invention.

【図２】図１に示すバス間接続装置の動作クロックであ
るプロセッサバスクロック，メモリバスクロック，入出
力バスクロック，システムサ−ビスバスクロックにつ
き，その周波数の比率が２：２：１：１である例を示す
図である。2 is a ratio of the frequencies of the processor bus clock, the memory bus clock, the input / output bus clock, and the system service bus clock, which are the operation clocks of the inter-bus connection device shown in FIG. 1, of 2: 2: 1: 1. It is a figure which shows the example which is.

【図３】図１に示すバス間接続装置の動作クロックであ
るプロセッサバスクロック，メモリバスクロック，入出
力バスクロック，システムサ−ビスバスクロックにつ
き，その周波数の比率が１：１：１：１である例を示す
図である。3 is a ratio of the frequencies of the processor bus clock, the memory bus clock, the input / output bus clock, and the system service bus clock, which are the operation clocks of the inter-bus connection device shown in FIG. 1, at 1: 1: 1: 1. It is a figure which shows the example which is.

【図４】図１に示すバス間接続装置の動作クロックであ
るプロセッサバスクロック，メモリバスクロック，入出
力バスクロック，システムサ−ビスバスクロックにつ
き，その周波数及び周波数比率を可変に設定した場合の
システムとしてとりうる動作周波数例を示す図である。4 is a diagram showing a case where a frequency and a frequency ratio of a processor bus clock, a memory bus clock, an input / output bus clock, and a system service bus clock, which are operation clocks of the inter-bus connection device shown in FIG. 1, are variably set. It is a figure which shows the example of the operating frequency which a system can take.

【図５】図１に示すバス間接続装置において用いられて
いるインタフェ−スタイミング調整回路１０１の一実施
例を示しており，プロセッサバスクロックと入出力バス
クロックの周波数比が２：１と１：１という二通りの設
定に対して動作する回路を示す図である。5 shows an embodiment of an interface timing adjusting circuit 101 used in the inter-bus connecting device shown in FIG. 1, in which the frequency ratio of the processor bus clock and the input / output bus clock is 2: 1 and 1; It is a figure which shows the circuit which operate | moves with respect to two kinds of setting of: 1.

【図６】図５に示す回路においてプロセッサバスクロッ
クと入出力バスクロックの周波数比が２：１に設定され
ている場合において，プロセッサバス制御回路から入出
力バス制御回路へのデ−タ転送のタイミングを示すタイ
ミングチャ−トである。6 is a diagram illustrating a case where data transfer from the processor bus control circuit to the input / output bus control circuit is performed when the frequency ratio between the processor bus clock and the input / output bus clock is set to 2: 1 in the circuit shown in FIG. It is a timing chart showing timing.

【図７】図５に示す回路においてプロセッサバスクロッ
クと入出力バスクロックの周波数比が１：１に設定され
ている場合において，プロセッサバス制御回路から入出
力バス制御回路へのデ−タ転送のタイミングを示すタイ
ミングチャ−トである。FIG. 7 is a diagram illustrating a case where data transfer from the processor bus control circuit to the input / output bus control circuit is performed when the frequency ratio between the processor bus clock and the input / output bus clock is set to 1: 1 in the circuit shown in FIG. It is a timing chart showing timing.

【図８】図１に示す構成においてプロセッサバスクロッ
クと入出力バスクロックの周波数比が２：１に設定され
ている場合において，プロセッサバスから入出力バスへ
のデ−タ転送タイミングを示す図である。8 is a diagram showing the timing of data transfer from the processor bus to the input / output bus when the frequency ratio between the processor bus clock and the input / output bus clock is set to 2: 1 in the configuration shown in FIG. is there.

【図９】図９に示す構成のうち，インタフェ−スタイミ
ング調整回路１０１をなくし，プロセッサバス制御回路
から入出力バス制御回路へのデ−タ転送を，非同期回路
を用いて行った場合において，プロセッサバスから入出
力バスへのデ−タ転送タイミングを示す図である。9 is a diagram showing a case in which the interface timing adjusting circuit 101 is omitted from the configuration shown in FIG. 9 and data transfer from the processor bus control circuit to the input / output bus control circuit is performed using an asynchronous circuit; It is a diagram showing a data transfer timing from the processor bus to the input / output bus.

【符号の説明】[Explanation of symbols]

１００…バス間接続装置，インタフェ−スタイミング調
整回路…１０１，プロセッサバス制御回路…１０２，メ
モリバス制御回路…１０３，入出力バス制御回路…１０
４，システムサ−ビスバス制御回路…１０５，プロセッ
サバスクロック生成器…１１２，メモリバスクロック生
成器…１１３，入出力バスクロック生成器…１１４，シ
ステムサ−ビスバスクロック生成器…１１５，発振器…
１２１，クロック構成情報…１２２，プロセッサバス…
２００，プロセッサ１…２０１，プロセッサ２…２０
２，プロセッサＮ…２０３，メモリバス…３００，メモ
リ１…３０１，メモリ２…３０２，メモリＮ…３０３，
入出力バス…４００，入出力装置１…４０１，入出力装
置２…４０２，入出力装置Ｎ…４０３，システムサ−ビ
スバス…５００，システムサ−ビス制御装置１…５０
１，システムサ−ビス制御装置２…５０２100 ... Bus connection device, interface timing adjusting circuit ... 101, processor bus control circuit ... 102, memory bus control circuit ... 103, input / output bus control circuit ... 10
4, system service bus control circuit ... 105, processor bus clock generator ... 112, memory bus clock generator ... 113, input / output bus clock generator ... 114, system service bus clock generator ... 115, oscillator ...
121, clock configuration information ... 122, processor bus ...
200, processor 1 ... 201, processor 2 ... 20
2, processor N ... 203, memory bus ... 300, memory 1 ... 301, memory 2 ... 302, memory N ... 303,
Input / output bus ... 400, input / output device 1 ... 401, input / output device 2 ... 402, input / output device N ... 403, system service bus ... 500, system service control device 1 ... 50
1, system service controller 2 ... 502

───────────────────────────────────────────────────── フロントページの続き (72)発明者 森岡 道雄 茨城件日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 田中 洋一 神奈川県海老名市下今泉810番地 株式会 社日立製作所オフィスシステム事業部内 ─────────────────────────────────────────────────── ─── Continuation of front page (72) Inventor Michio Morioka Ibaraki Matter No. 1-1-1, Omika-cho, Hitachi City Hitachi, Ltd. Hitachi Research Laboratory (72) Inventor Yoichi Tanaka 810 Shimoimazumi, Ebina, Ebina, Kanagawa Hitachi Systems Office Systems Division

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】固有のバスクロックを用いて動作する少な
くとも二本以上からなる複数のバスを接続するバス間接
続装置において，複数のバスクロックの周波数及び該周
波数間の比を可変に設定する手段と，複数のバスクロッ
ク間の位相を調整する手段と，各々のバスを制御する制
御回路間のインタフェ−スタイミングを調整する手段と
を有し，前記バスクロックの周波数及び前記周波数比を
可変に設定した場合において，複数のバス間に渡るデ−
タ転送を非同期信号の同期化回路を用いることなく同期
して行うバス間接続装置。1. In a bus-to-bus connecting device for connecting a plurality of at least two buses that operate using a unique bus clock, a means for variably setting frequencies of the plurality of bus clocks and a ratio between the frequencies. And a means for adjusting the phase between the plurality of bus clocks and a means for adjusting the interface timing between the control circuits for controlling the respective buses, and the frequency of the bus clock and the frequency ratio are made variable. When set, the data across multiple buses
An inter-bus connection device that performs data transfer synchronously without using a synchronization circuit for asynchronous signals.