JP2653281B2 - Multi-phase clock control circuit - Google Patents
Multi-phase clock control circuitInfo
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Description
【０００１】[0001]
【産業上の利用分野】本発明は、基準となるクロックか
ら、多相のクロックを生成する為の多相クロック制御回
路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a multi-phase clock control circuit for generating a multi-phase clock from a reference clock.
【０００２】最近の情報処理システムの多様化, 複雑化
に伴い、該情報処理システムを動作させるクロックとし
て多相のものが使用されることが多い。この場合、でき
る限り、少ないハードウェア等で任意の多相クロックを
生成できることが要求される。[0002] With the recent diversification and complexity of information processing systems, multi-phase clocks are often used as clocks for operating the information processing systems. In this case, it is required that an arbitrary multi-phase clock can be generated with as little hardware as possible.
【０００３】[0003]
【従来の技術】図３，図４は、従来の多相クロック制御
回路を説明する図であり、図３は、便宜上、ある一種の
ストップ信号に着目した構成例を示し、図４はその動作
タイムチャートを示している。実際には、種々のストッ
プ信号毎に、点線で囲まれた回路を有している。2. Description of the Related Art FIGS. 3 and 4 are diagrams for explaining a conventional multi-phase clock control circuit. FIG. 3 shows a configuration example focusing on a certain type of stop signal for convenience, and FIG. 4 shows a time chart. In practice, each stop signal has a circuit surrounded by a dotted line.
【０００４】本図においては、説明の便宜上、多相クロ
ックを生成する為の基本回路要素のみを示し、本発明の
構成に直接関係しない要素、例えば、回路素子, 配線経
路パスのバラツキ等を調整する素子等は省略してある。In FIG. 1, for convenience of explanation, only basic circuit elements for generating a multi-phase clock are shown, and elements not directly related to the configuration of the present invention, such as circuit elements and variations in wiring path paths, are adjusted. The elements to be used are omitted.
【０００５】先ず、図３に示した、従来の多相クロック
制御回路においては、クロックストップ作成部 2のクロ
ックストップ発生回路 21 において、外部からのクロッ
ク停止指示, 又は、開始指示に基づいて、クロック発
生部 1から供給される、基準となるクロックに同期し
たクロックストップ信号a を生成する。First, in the conventional multi-phase clock control circuit shown in FIG. 3, a clock stop generation circuit 21 of the clock stop generation unit 2 generates a clock based on an external clock stop instruction or a start instruction. A clock stop signal a supplied from the generator 1 and synchronized with a reference clock is generated.
【０００６】次に、クロック作成部 3において、上記ク
ロック発生部 1から供給される基準となるクロック
に、位相作成回路 30aを挿入して、多相のクロック信号
ｔを生成し、上記クロックストップ作成部 2で生成さ
れたクロックストップ信号aには位相作成回路 30bを
挿入して、該多相のクロックｔをゲートできるよう
に、該クロックストップ信号ａの位相を制御し、ゲー
ト回路 31 で、上記多相のクロックｔを、上記位相制
御された多相クロックストップ信号ｂでゲートして、
クロックストップの制御を受けた多相のクロックを出
力し、当該情報処理システムの各フリップフロップ(FF)
に分配する。｛図４の動作タイムチャート参照｝Next, in the clock generator 3, a phase generator 30a is inserted into the reference clock supplied from the clock generator 1 to generate a multi-phase clock signal t. A phase creation circuit 30b is inserted into the clock stop signal a generated by the section 2 to control the phase of the clock stop signal a so that the multi-phase clock t can be gated. The multi-phase clock t is gated by the phase-controlled multi-phase clock stop signal b,
Outputs a multi-phase clock under the control of clock stop, and outputs each flip-flop (FF) of the information processing system.
Distribute to << Refer to the operation time chart of Fig.4 >>
【０００７】[0007]
【発明が解決しようとする課題】この従来方式の特徴
は、図３，図４からも明らかなように、クロック信号
側のパスと、クロックストップ信号ａ側のパスの、そ
れぞれに、位相作成回路 30a,30bを有している点であ
り、これらの回路を使って、予め、定められた任意の位
相に制御した多相クロック信号ｔを、予め、定められ
た任意の位相に制御したクロックストップ信号ｂとで
ゲートするタイミングを保障している。As is apparent from FIGS. 3 and 4, the feature of this conventional system is that a phase generating circuit is provided for each of the clock signal side path and the clock stop signal a side path. 30a, 30b, using these circuits, a multi-phase clock signal t controlled to an arbitrary predetermined phase, a clock stop controlled to an arbitrary predetermined phase The gate timing is guaranteed with the signal b.
【０００８】従って、この制御方式は、多相クロックの
種類が数少ないときには、あまり問題とはならないが、
クロックの位相が多い場合や，分周クロックなど、クロ
ックの種類が多い場合、上記クロックストップ信号ａ
の種類が多くなり、点線で囲まれた回路がクロックの種
類毎に必要となるため、位相作成回路が増えるという問
題があった。Therefore, this control method is not so problematic when there are only a few types of polyphase clocks.
When the clock phase is large or when there are many types of clocks such as a divided clock, the clock stop signal a
Are increased, and a circuit surrounded by a dotted line is required for each type of clock, so that there is a problem that the number of phase creation circuits increases.
【０００９】又、図示しなかったが、上記位相作成を、
例えば、複数個のＬＳＩ内の遅延回路（ＬＳＩ内におい
て、複数個のゲートを直列に接続した回路）と、該遅延
回路間の基盤配線による遅延を用いて行う場合には、該
遅延回路間を基盤配線で接続する為の入出力ピンが増加
するという問題があった。Although not shown, the above phase creation is
For example, in the case of using a delay circuit in a plurality of LSIs (a circuit in which a plurality of gates are connected in series in an LSI) and a delay by a base wiring between the delay circuits, the delay circuits are connected. There is a problem that the number of input / output pins for connection with the board wiring increases.
【００１０】本発明は上記従来の欠点に鑑み、情報処理
システムの多相クロック制御回路において、多相クロッ
クを形成する為の位相作成回路を経済的に構築すること
ができる多相クロック制御回路を提供することを目的と
するものである。SUMMARY OF THE INVENTION In view of the above-mentioned conventional disadvantages, the present invention provides a multi-phase clock control circuit in an information processing system, which can economically construct a phase creation circuit for forming a multi-phase clock. It is intended to provide.
【００１１】[0011]
【課題を解決するための手段】図１，図２は、本発明の
一実施例を示した図であり、図１は構成例を示し、図２
は動作タイムチャートを示している。上記の問題点は下
記の如くに構成した多相クロック制御回路によって解決
される。FIGS. 1 and 2 show an embodiment of the present invention. FIG. 1 shows an example of the configuration, and FIG.
Shows an operation time chart. The above problem is solved by a multi-phase clock control circuit configured as follows.
【００１２】情報処理システムのクロック制御回路にお
いて、少なくとも、基準となるクロックを供給するク
ロック発生部 1と、外部からのクロック停止指示, 又
は、開始指示により、クロックストップ信号を発
生, 又は、解除を行うクロックストップ作成部 2と、上
記基準となるクロックから多相のクロックを生成し
て、該情報処理システムに分配するクロック作成部 3と
を備え、上記クロックストップ作成部 2に、上記基準と
なるクロックを停止させる為に、上記クロックストッ
プ信号の位相を調整する位相調整回路 20 を設けて、
上記クロック作成部3で、上記基準となるクロックを
上記位相の調整制御されたクロックストップ信号によ
り、ゲート回路 (＆) 31でゲートして、クロックを停止
させたクロック信号を生成し、該クロックストップ信
号の制御を受けたクロック信号から多相のクロック
を生成する為の位相作成回路 30を設けて、多相クロ
ックを生成するように構成する。In a clock control circuit of an information processing system, at least a clock generation unit 1 for supplying a reference clock and a clock stop signal generated or released by an external clock stop instruction or start instruction are provided. A clock stop creating unit 2 for performing the above-mentioned reference, and a clock creating unit 3 for generating a multi-phase clock from the reference clock and distributing the clock to the information processing system. In order to stop the clock, a phase adjustment circuit 20 for adjusting the phase of the clock stop signal is provided,
The clock generator 3 gates the reference clock by the gate circuit (&) 31 with the clock stop signal of which the phase is adjusted and controlled to generate a clock signal in which the clock is stopped, and A phase creation circuit 30 for generating a multi-phase clock from a clock signal under signal control is provided, and is configured to generate a multi-phase clock.
【００１３】[0013]
【作用】即ち、本発明においては、従来の多相のクロッ
クｔに対応して必要であった、複数個のクロックスト
ップ信号ｂに対応した位相作成回路 30b｛図３参照｝
を削除し、その代わりに、一定の遅延時間を与えて、上
記基準クロックをゲートしてストップさせる為の位相
調整回路 20 を設け、該クロックを上記位相調整回路
20 で位相調整されたクロックストップ信号で、クロ
ックパルスを停止させるゲート回路 (＆) 31を、従来の
位相作成回路 30aの前に設けて、該ゲートしたクロック
を、位相作成回路 30 を用いて、複数個の位相ずれを
生成して、複数個の多相クロックを発生させるようにし
たものである。That is, in the present invention, a phase generating circuit 30b corresponding to a plurality of clock stop signals b, which is necessary in accordance with the conventional multi-phase clock t {see FIG. 3}.
And a phase adjustment circuit 20 for giving a fixed delay time and gating and stopping the reference clock is provided instead of the phase adjustment circuit.
A gate circuit (&) 31 for stopping the clock pulse with the clock stop signal whose phase has been adjusted at 20 is provided before the conventional phase creation circuit 30a, and the gated clock is used by the phase creation circuit 30 to A plurality of phase shifts are generated to generate a plurality of multiphase clocks.
【００１４】上記位相調整回路 20 は、クロックストッ
プ信号ａの遅延時間を、クロック信号のクロックパ
ルスをゲートするタイミングが最適となるように設定
し、該クロックと、該クロックをゲートするクロッ
クストップ信号のタイミング関係を保障するものであ
る。The phase adjusting circuit 20 sets the delay time of the clock stop signal a so that the timing for gating the clock pulse of the clock signal is optimized, and sets the clock and the clock stop signal for gating the clock. The timing relationship is guaranteed.
【００１５】この多相クロック制御回路では、分周クロ
ックなどクロックの種類が多い場合、ある一種のクロッ
クストップ信号について、図１の点線で囲まれた回路
が必要となるが、図３に示した従来回路に比べ、位相作
成回路 30 を、従来の位相作成回路 30a,30bの凡そ１／
２に削減することができる効果が得られる。又、上記位
相作成回路 30 の一部を、基盤の配線で行っているよう
な場合には、図示されていない複数個のＬＳＩ内の遅延
回路間の基盤配線に必要な入出力ピンを削減することが
できる。In this multi-phase clock control circuit, when there are many types of clocks such as a frequency-divided clock, a circuit surrounded by a dotted line in FIG. 1 is required for a certain kind of clock stop signal, as shown in FIG. Compared to the conventional circuit, the phase generating circuit 30 is approximately 1/30 of the conventional phase generating circuits 30a and 30b.
2 can be obtained. In the case where a part of the phase creation circuit 30 is performed by wiring on a board, the number of input / output pins necessary for wiring the board between delay circuits in a plurality of LSIs (not shown) is reduced. be able to.
【００１６】[0016]
【実施例】以下本発明の実施例を図面によって詳述す
る。前述の図１，図２が、本発明の一実施例を示した図
である。BRIEF DESCRIPTION OF THE DRAWINGS FIG. FIG. 1 and FIG. 2 are views showing an embodiment of the present invention.
【００１７】本発明においては、クロック発生部 1と、
外部からのクロック停止指示／開始指示に基づいて、
特定のクロックストップ信号a を生成するクロックス
トップ作成部 2と、当該情報処理システムの各フリップ
フロップ(FF)に、固有の位相のクロックを分配するクロ
ック作成部3とからなる多相クロック制御回路におい
て、上記クロックストップ信号ａに対して、上記クロ
ック発生部 1から供給される、基準となるクロックの
クロックパルスを停止させる為の位相合わせを行う位相
調整回路 20 を設けて、該位相調整回路 20 で位相調整
されたクロックストップ信号を用いて、ゲート回路
(＆) 31で、上記クロックをゲートした後、上記クロ
ック作成部 3内に設けられた位相作成回路 30 で、該ゲ
ートされたクロック信号から、多相のクロックを生
成して、該情報処理システムの各フリップフロップ(FF)
に供給する手段が、本発明を実施するのに必要な手段で
ある。尚、全図を通して同じ符号は同じ対象物を示して
いる。In the present invention, the clock generator 1 includes:
Based on an external clock stop / start instruction,
A multi-phase clock control circuit including a clock stop generating unit 2 for generating a specific clock stop signal a and a clock generating unit 3 for distributing a clock having a unique phase to each flip-flop (FF) of the information processing system. A phase adjusting circuit 20 for performing a phase adjustment for stopping the clock pulse of the reference clock supplied from the clock generating unit 1 with respect to the clock stop signal a. Gate circuit using phase-adjusted clock stop signal
After the clock is gated in (&) 31, a phase generating circuit 30 provided in the clock generating unit 3 generates a multi-phase clock from the gated clock signal, and Each flip-flop (FF)
Is a means necessary for carrying out the present invention. Note that the same reference numerals indicate the same object throughout the drawings.
【００１８】以下、図１，図２によって、本発明の多相
クロック制御回路の構成と動作を説明する。先ず、図１
の構成例において、クロック発生部 1から、当該情報処
理システムの基準となるクロックが出力され、クロッ
クストップ作成部 2に供給される。The configuration and operation of the multi-phase clock control circuit of the present invention will be described below with reference to FIGS. First, FIG.
In the configuration example, a clock serving as a reference of the information processing system is output from the clock generation unit 1 and supplied to the clock stop creation unit 2.
【００１９】該クロックストップ作成部 2では、外部か
らクロック停止指示／開始指示信号を受信すると、ク
ロックストップ発生回路 21 において、上記クロック発
生部1からのクロックで同期化した、複数種類のクロ
ックストップ信号a を出力する。When the clock stop generating section 2 receives a clock stop instruction / start instruction signal from the outside, the clock stop generation circuit 21 causes the clock stop generation circuit 21 to synchronize a plurality of types of clock stop signals synchronized with the clock from the clock generation section 1. Output a.
【００２０】図１は、該複数種類のクロックストップ信
号ａの１種類についてのクロックストップ制御を行う
回路の構成例が、特に、点線で示した部分で示されてい
る。図２の動作タイムチャートに示したように、例え
ば、上記基準となるクロックのクロックパルスを停止
させる場合、該クロックの特定のクロックパルスを、
正確に停止させることができるように、位相調整回路 2
0 で、該特定のクロックストップ信号a の位相を調整
して、クロックストップ信号としてクロック作成部 3
に出力する。FIG. 1 shows an example of the configuration of a circuit for performing clock stop control for one type of the plurality of types of clock stop signals a, particularly indicated by a dotted line. As shown in the operation time chart of FIG. 2, for example, when stopping the clock pulse of the reference clock, a specific clock pulse of the clock is
Phase adjustment circuit 2 so that it can be stopped accurately
0, the phase of the specific clock stop signal a is adjusted, and the clock
Output to
【００２１】該クロック作成部 3においては、上記クロ
ックを、上記位相の調整されたクロックストップ信号
で、ゲート回路 31 でゲートすることで、該クロック
ストップ信号が指示するクロックパルスを削除した
｛図２の動作タイムチャートにおいては、該停止された
クロックパルスを点線で示す｝クロックを得ることが
できる。In the clock generator 3, the clock is gated by the gate circuit 31 with the clock stop signal having the adjusted phase to remove the clock pulse indicated by the clock stop signal. In the operation time chart of the above, it is possible to obtain a Δ clock which indicates the stopped clock pulse by a dotted line.
【００２２】このようなクロックは、上記クロックス
トップ発生回路 21で生成される複数種類のクロックス
トップ信号ａ毎に得ることができる。このようにして
得られたクロックを、本発明においては、位相作成回
路 30で、複数個の位相ずれを生成して、複数個の位相
をもった多相クロックを生成し、対応したフリップフ
ロップ(FF)に分配する。Such a clock can be obtained for each of a plurality of types of clock stop signals a generated by the clock stop generation circuit 21. In the present invention, the clock thus obtained is generated by the phase generation circuit 30 to generate a plurality of phase shifts, to generate a multi-phase clock having a plurality of phases, and to supply a corresponding flip-flop ( FF).
【００２３】従って、本発明においては、従来の多相ク
ロックの各クロックｔに対応した位相作成回路 30b
｛図３参照｝を不要とすることができる。このように、
本発明においては、クロック発生部 1と、外部からのク
ロック停止指示／開始指示に基づいて、特定のクロッ
クストップ信号a を生成するクロックストップ作成部
2と、当該情報処理システムの各フリップフロップ(FF)
に、固有の位相のクロックを分配するクロック作成部3
とからなる多相クロック制御回路において、上記クロッ
クストップ信号ａに対して、上記クロック発生部1か
ら供給される、基準となるクロックのクロックパルス
を停止させる為の位相合わせを行う位相調整回路 20 を
設けて、該位相調整回路 20 で位相調整されたクロック
ストップ信号で、上記クロックをゲートした後、上
記クロック作成部 3内に設けられた位相作成回路 30
で、該ゲートされたクロック信号から、多相のクロッ
クを生成して、該情報処理システムの各フリップフロ
ップ(FF)に供給するようにした所に特徴がある。Therefore, in the present invention, the phase generating circuit 30b corresponding to each clock t of the conventional multiphase clock is used.
{See FIG. 3} can be eliminated. in this way,
In the present invention, a clock generation unit 1 and a clock stop generation unit that generates a specific clock stop signal a based on an external clock stop instruction / start instruction.
2 and each flip-flop (FF) of the information processing system
Clock generator 3 for distributing clocks with unique phases
In the multi-phase clock control circuit comprising: a phase adjusting circuit 20 that performs a phase adjustment for stopping the clock pulse of the reference clock supplied from the clock generating unit 1 with respect to the clock stop signal a. After the clock is gated with the clock stop signal whose phase has been adjusted by the phase adjustment circuit 20, the phase creation circuit 30 provided in the clock creation unit 3 is provided.
A characteristic is that a multi-phase clock is generated from the gated clock signal and supplied to each flip-flop (FF) of the information processing system.
【００２４】[0024]
【発明の効果】以上、詳細に説明したように、本発明の
多相クロック制御回路は、情報処理システムのクロック
制御回路において、少なくとも、基準となるクロック
を供給するクロック発生部と、外部からのクロック停止
指示, 又は、開始指示により、クロックストップ信号
を発生, 又は、解除を行うクロックストップ作成部
と、上記基準となるクロックから多相のクロックを
生成して、該情報処理システムに分配するクロック作成
部とを備え、上記クロックストップ作成部に、上記基準
となるクロックを停止させる為に、上記クロックスト
ップ信号の位相を調整する位相調整回路を設けて、上
記クロック作成部で、上記基準となるクロックを上記
位相の調整制御されたクロックストップ信号でゲート
して、クロックを停止させたクロック信号を生成し、
該クロックストップの制御を受けたクロック信号から
多相のクロックを生成する為の位相作成回路を設けるよ
うにしたものであるので、位相作成回路を従来方式に比
較して、凡そ、1/2 に削減することができる効果があ
る。又、該位相作成の一部を、例えば、複数個のＬＳＩ
内の遅延回路間を基盤配線で接続し、その配線長を利用
して行っている場合には、該遅延回路間の基盤配線に必
要な入出力ピンの数を削減することができる効果もあ
る。As described in detail above, the multi-phase clock control circuit of the present invention comprises at least a clock generator for supplying a reference clock, and a clock generator for supplying a reference clock. A clock stop generating unit that generates or releases a clock stop signal according to a clock stop instruction or a start instruction, and a clock that generates a multi-phase clock from the reference clock and distributes the clock to the information processing system A clock adjusting unit that adjusts the phase of the clock stop signal in order to stop the reference clock, and the clock generating unit serves as the reference. A clock signal in which the clock is stopped by gating the clock with the clock stop signal whose phase has been adjusted and controlled. Produces
Since a phase creation circuit for generating a multi-phase clock from the clock signal under the control of the clock stop is provided, the phase creation circuit is reduced to about half compared to the conventional method. There is an effect that can be reduced. Also, a part of the phase creation may be performed by, for example,
In the case where the delay circuits within the delay circuits are connected by the base wiring and the wiring length is used, there is an effect that the number of input / output pins required for the base wiring between the delay circuits can be reduced. .
【図１】本発明の一実施例を示した図（その１）FIG. 1 shows an embodiment of the present invention (part 1).
【図２】本発明の一実施例を示した図（その２）FIG. 2 shows an embodiment of the present invention (part 2).
【図３】従来の多相クロック制御回路を説明する図（そ
の１）FIG. 3 illustrates a conventional multi-phase clock control circuit (part 1).
【図４】従来の多相クロック制御回路を説明する図（そ
の２）FIG. 4 illustrates a conventional multi-phase clock control circuit (part 2).
1 クロック発生部 2 クロック
ストップ作成部 20 位相調整回路 21 クロック
ストップ発生回路 3 クロック作成部 30 位相作成
回路 30a,30b 位相作成回路 31 ゲート回路 ，ｔ クロック クロック停止指示／開始指示信号, 又は、クロッ
ク停止指示／開始指示 ａ， クロックストップ信号 ゲートされたクロック信号，クロックパルスの停
止制御を受けたクロック信号 多相クロック1 Clock generator 2 Clock stop generator 20 Phase adjustment circuit 21 Clock stop generator 3 Clock generator 30 Phase generator 30a, 30b Phase generator 31 Gate circuit, t clock Clock stop instruction / start instruction signal or clock stop Instruction / Start instruction a, Clock stop signal Gated clock signal, Clock signal controlled to stop clock pulse Multiphase clock
───────────────────────────────────────────────────── フロントページの続き (72)発明者 香取 雅之 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 昭56−88518（ＪＰ，Ａ) ──────────────────────────────────────────────────続 き Continuation of the front page (72) Inventor Masayuki Katori 1015 Ueodanaka, Nakahara-ku, Kawasaki City, Kanagawa Prefecture Inside Fujitsu Limited (56) References JP-A-56-88518 (JP, A)
Claims (1)
いて、少なくとも、基準となるクロック () を供給す
るクロック発生部(1) と、外部からのクロック停止指
示, 又は、開始指示 () により、クロックストップ信
号 () を発生, 又は、解除を行うクロックストップ作
成部(2) と、上記基準となるクロック ()から多相の
クロック () を生成して、該情報処理システムに分配
するクロック作成部(3)とを備え、 上記クロックストップ作成部(2) に、上記基準となるク
ロック () を停止させる為に、上記クロックストップ
信号 () の位相を調整する位相調整回路(20)を設け
て、 上記クロック作成部(3) で、上記基準となるクロック
() を上記位相の調整制御されたクロックストップ信
号 () により、ゲート回路 (＆)(31) でゲートして、
クロックを停止させたクロック信号 () を生成し、 該クロックストップ信号 () の制御を受けたクロック
信号() から多相のクロック () を生成する為の位
相作成回路(30)を設けて、多相クロック ()を生成す
ることを特徴とする多相クロック制御回路。In a clock control circuit of an information processing system, at least a clock generation unit (1) for supplying a reference clock () and a clock stop instruction or a start instruction () from outside are used to stop a clock. A clock stop generating unit (2) for generating or releasing a signal (), and a clock generating unit (2) for generating a polyphase clock () from the reference clock () and distributing it to the information processing system. The clock stop generator (2) is provided with a phase adjustment circuit (20) for adjusting the phase of the clock stop signal () in order to stop the reference clock (). In the clock generator (3), the clock that is the reference
() Is gated by the gate circuit (&) (31) by the clock stop signal () whose phase is adjusted and controlled, and
A clock generation circuit (30) for generating a clock signal () with a clock stopped, and generating a multi-phase clock () from the clock signal () controlled by the clock stop signal () is provided. A polyphase clock control circuit characterized by generating a polyphase clock ().
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|---|---|---|---|---|
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Legal Events
| Date | Code | Title | Description |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970422 |
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