JP2828331B2 - 大規模ハードウェアのリセット制御方式 - Google Patents

Description

【発明の詳細な説明】 ［概要］ それぞれが個別の電源系を持つハードウェアが複数接
続された大規模ハードウェアをリセット制御方式に関
し， それぞれ個別の電源系統を持つ複数のハードウェアを
直接接続して個別に電源の投入・切断や電源電圧に異常
が発生しても素子の破壊を防止することができる大規模
ハードウェアのリセット制御方式を提供することを目的
とし， 各ハードウェアは，他ハードウェアとの接続回路と，
自電源系の電源電圧低下を検出すると異常出力信号を発
生する電源電圧監視回路を備え,1つのハードウェアに自
電源系を含む全電源系からの異常出力信号の論理和を取
る論理和回路を備え，各ハードウェアは上記論理和回路
の出力信号と自電源系の上記異常出力信号を入力して，
前記接続回路を非アクティブ状態にする信号を発生する
制御回路を備えるよう構成する。

［産業上の利用分野］ 本発明はそれぞれが個別の電源系を持つハードウェア
が複数接続された大規模ハードウェアのリセット制御方
式に関する。

近年，多数の回路を搭載したハードウェアを複数個相
互に接続した大規模ハードウェアが構成されるようにな
った。具体的には，例えば，多数のプロセッサを相互に
接続した高並列プロセッサシステム等がある。

そのようなハードウェアが大規模化，高速化するにつ
れてその消費電力も大きくなっている。一般には，大規
模ハードウェアにおいては複数の電源系によって電源電
流を供給している。TTLのようなバイポーラ素子で使用
する場合は，電源電圧をかけていない時は，オフ状態に
なっているので，電源投入，切断の順序に制約がない。
ところが,CMOS素子を使用した場合，電源のシーケンス
が守れない場合には，過大な電流が流れて素子を破壊す
る可能性がある。

［従来の技術］ 第３図は従来例の説明図である。

図において,30は多数（例えば20個）の並列処理用の
プロセッサ31を搭載し，それぞれ個々の電源33を備えた
ハードウェアである。このようなハードウェア30が多数
設けられ，各ハードウェア間を接続して相互にデータを
転送することにより大規模な高並列プロセッサシステム
が構成される。データを転送するために各ハードウェア
間を接続するデータバス34が設けられている。なお，ハ
ードウェア内部の素子（プロセッサを含む）は集積回路
化に適し電力消費を抑制することができるCMOS素子によ
り構成されている。従来はこのように個別に電源33を持
っているハードウェアにおいて，電源の投入，切断を行
う場合や，電源異常が発生すると,CMOS素子の動作原理
上，相互に接続されたバス34を介して他のハードウェア
のCMOS素子に異常電流が流れて素子を破壊するおそれが
あった。

そのような事態を避けるため，各ハードウェア30の電
源33の投入・切断を他に影響を与えないようにシーケン
ス制御する方法があるが制御のための装置を設ける必要
がある。電源投入・切断のシーケンス制御を行う代わり
に，第３図の構成では，データバスとのインタフェース
部分にバイポーラ素子（TTL等）で構成するバッファ32
を設け，相互に影響を与えないようにした。

［発明が解決しようとする課題］ 上記したように従来の技術では，電源の投入・切断や
異常発生時に他のハードウェアの素子破壊を防止するた
めにバイポーラ素子を用いたバッファを余分に設けなけ
ればならないという問題があった。

本発明はそれぞれ個別の電源系統を持つ複数のハード
ウェアを直接接続して個別に電源の投入・切断や電源電
圧に異常が発生しても素子の破壊を防止することができ
る大規模ハードウェアのリセット制御方式を提供するこ
とを目的とする。

［課題を解決するための手段］ 第１図は本発明の原理構成図である。

第１図において,10はそれぞれ内部に多数のプロセッ
サ等の電子回路（図示せず）を含む複数（＃０〜＃ｎ）
のハードウェア,11は各ハードウェア内の電源電圧の低
下や電源投入時に異常出力（リセット）信号を発生する
電源電圧監視回路,12は他のハードウェアに接続するバ
スへ信号出力を行う出力回路,13はリセット制御回路,14
は１つのハードウェア（＃０）にだけ設けられた論理和
回路,15は各ハードウェア間を接続する接続回路（バ
ス）を表す。

本発明は複数のハードウェア内でそれぞれの電源を監
視して，電源の異常（投入時）に異常信号を発生して，
各ハードウェアの中の一つから異常信号が発生するとそ
の信号を検出してそれ以外の正常なものを含む全てのハ
ードウェアに対してもリセット信号を供給して全システ
ムをリセット状態にするものである。

［作用］ 各ハードウェア10は，内部に備えた電源系の電源電圧
低下を検出すると異常出力信号を発生する電源電圧監視
回路11を備え，電源監視手段110により電源電圧の低下
や，電源の投入・切断を検出し，その検出出力により異
常信号発生手段111から異常出力信号（またはリセット
信号）が発生する。異常出力信号はリセット制御回路13
に供給され，自ハードウェア内の出力回路12をリセット
する。これにより出力回路12がリセットされて他のハー
ドウェアに対して何ら影響を与えない状態になる。ま
た，電源を投入した時にも異常出力信号が発生する。

各ハードウェア10からの各異常出力信号は，多数のハ
ードウェア10の中の一つ（第１図の場合＃０）に設けら
れた論理和回路14に入力し，その出力はリセット信号と
して内部のリセット制御回路13に入力すると共に，他の
全てのハードウェア10のリセット制御回路13に入力し
て，それぞれの出力回路12をリセットし，接続回路15と
の接続をオフにする。

このようにして，全てのハードウェアの電源電圧を常
に監視して，異常を検出すると，正常な系に対してリセ
ット信号が送られ，リセット信号により内部のCMOS回路
等の論理部がリセットされ，インタフェース部分をオフ
状態にし，論理素子同士を複数の電源で直接接続しても
電源切断・投入時や，電源異常時にCMOS素子の破壊を防
止できる。また，論理のとりかたによりケーブルの断線
等の場合に対してもフェイルセイフによる制御を行うこ
とができる。

［実施例］ 第２図は実施例の構成図である。

第２図において,20はそれぞれ多数のプロセッサ等の
電子回路が搭載された筐体（第１図のハードウェアに対
応）,21は電源を監視して電源電圧の低下や電源投入時
に一定幅のリセット信号を発生する機構を備えるパワー
オンリセット回路（第１図の電源電圧監視回路に対
応）,22はバスを介して内部の回路と他の筐体との間で
データを入出力するためのCMOSのゲート・アレイ（CMOS
G/Aで表示）,23はアンド回路（第１図のリセット制御
回路13に対応）,24は全システム中で１つの筐体（この
例では＃０）10にだけ設けられたワイアード・オア回路
（第１図の論理和回路14に対応）,25,26はインバータ回
路である。

第２図に示すように，システムは（ｎ＋１）個の筐体
からなり，それぞれ別の電源系の電源が供給されてい
る。個々の筐体はパワーオンリセット回路21からリセッ
ト出力（反転RESET端子の出力）を発生し，特定の１つ
の筐体20（＃０）から出力されたリセット入力を受け取
る。特定の１つの筐体20（＃０）は，全筐体からリセッ
ト出力を受け取って，論理和を取ってオールリセット信
号として出力し，全ての筐体20のリセット入力として供
給される。これらのリセット制御のための各回路は，全
てバイポーラ素子（TTL等）を使用し，フェールセイフ
を実現するため正論理を使用する。

各筐体に設けられたゲート・アレイ22は，リセット端
子（反転RESET）にリセット信号（“0"）が入力する
と，無条件にその出力端子（バス側）をオフ状態（ハイ
・インピーダンス）にして相互の信号授受を遮断する。

パワーオンリセット回路21は，反転RESET出力端子か
ら，電源が正常の場合は“1"信号を出力し，電源電圧が
低下したり電源投入時に一定幅の“0"信号（リセット信
号を表す）を発生してその後元の“1"信号に戻る。

一方，ワイアード・オア回路24は，＃０〜＃ｎの各筐
体20のパワーオンリセット回路21のリセット出力端子
（反転RESETで表示）からの出力信号がインバータ回路2
5を介して入力して，オープンコレクタ素子で駆動され
るワイアード・オア回路24で論理和が取られる。

全ての筐体20の電源が正常な場合，各筐体から“0"信
号が入力されてワイアード・オア回路24の出力は“0"と
なって，他の全ての筐体20に供給される。各筐体ではこ
の信号をインバータ回路26で反転して“1"としてアンド
回路23に入力する。この時，各筐体の電源が正常であれ
ば，パワーオンリセット回路21から“1"が出力されてい
るので，アンド回路23からゲート・アレイ22のリセット
端子（反転RESETで表示）に“1"が入力するが，このリ
セット端子は，“0"が入力されるとリセット動作を行う
ので，“1"が入力されても変化が生じない。ワイアード
・オア回路24の各入力は，プルアップ抵抗を介して電源
（5V）が接続されており，もし入力信号の発生元の筐体
で電源断の場合は，プルアップ抵抗により“1"の信号が
発生する。また，ワイアード・オア回路24の出力信号
（オールリセット信号）は，全ての筐体20に供給される
が，筐体20の入力側でプルアップ抵抗を介して電源が供
給されており，ワイアード・オア回路24から信号が到来
しない場合は，“1"信号を発生する。

以下に，各事例における動作を説明する。

電源投入が＃０の筐体で最初に行われた場合。

＃０の筐体の電源が投入されると，内部のパワーオン
リセット回路21が動作して，上記したように一定時間だ
けリセット信号（“0"）を発生する。同時に，内部のゲ
ート・アレイ22のCMOS素子も，アンド回路23から“0"
が，リセット端子に入力するのでリセットされる。一
方，この時他の＃１〜＃ｎの筐体20は電源が投入されて
いないので，ワイアード・オア回路24の入力側はプルア
ップ抵抗により“1"信号になっている。そのため，オー
ルリセット信号は“1"となって＃１〜＃ｎの各筐体のリ
セット入力として供給される。他の全ての筐体に電源が
投入され，パワーオンリセット回路21の動作期間が終了
すると，初めてオールリセット出力が“0"となって全シ
ステムのリセットが解除される。

電源投入が＃０の筐体以外で最初に行われた場合 筐体（＃０）以外の筐体で電源を投入すると，内部の
パワーオンリセット回路21が動作して，一定時間だけリ
セット出力（“0"）を発生する。同時に自筐体内部のゲ
ート・アレイ22にもアンド回路23を介して“0"が入力し
て，リセット動作を行う。このパワーオンリセット動作
が解除されると，インバータ回路25からのリセット出力
は“0"となるが，この時＃０の筐体20に電源が投入され
ていないので，ワイアード・オア回路24からの出力が発
生していない。しかし，ワイアード・オア回路24の出力
であるオールリセットの信号線は各筐体内でプルアップ
抵抗を介して電源が接続しているため，“1"信号が発生
する。この信号は全筐体へのリセット信号として供給さ
れる。そして，電源を投入した筐体では，インバータ回
路26で反転され“0"となり，アンド回路23に入力してそ
の出力がリセット信号（“0"）としてゲート・アレイ22
に供給されてリセットを行う。

他の全ての筐体に電源が投入され，パワーオンリセッ
ト期間が終了すると初めてオールリセット出力が“0"と
なって全システムのリセットが解除される。

電源切断が＃０の筐体に発生した場合 ＃０の筐体20に電源が切断または異常により電圧が低
下した場合，パワーオンリセット回路21が動作して，リ
セット出力を“0"にして，同時に自筐体内部のゲート・
アレイ22をリセットする。インバータ回路25により反転
した出力信号“1"は，ワイアード・オア回路24からオー
ルリセット信号“1"が発生し，全システムにリセットを
かける。電源電圧が低下して内部のリセット制御素子が
動作しなくなっても，オールリセット出力は，オープン
コレクタ素子なので，オフ状態を保つ。他の筐体は自分
の内部のプルアップ抵抗により“1"となったオールリセ
ット信号を検出し，それぞれの内部にリセットをかけ
る。

電源切断が＃０以外の筐体に発生した場合 ＃０以外の筐体の電源が切断または，異常により電圧
が低下すると，パワーオンリセット回路21の機能により
一定幅のリセット出力（“0"）が発生してアンド回路23
からゲート・アレイ22にリセットをかける。同時にイン
バータ回路25で“1"となった信号が＃０の筐体のワイア
ード・オア回路24に入力して，オールリセット信号を
“1"にして全システムにリセットをかける。

ケーブル切断時 何らかの原因でケーブルが切断された場合， ｉ）各筐体のブロックのリセット出力信号が届かな
い,ii）＃０の筐体からオールリセット信号が届かな
い，の２つのケースが考えられる。

何れの場合も，各筐体内部のプルアップ抵抗により，
全ての筐体がリセット状態となって，フェイルセイフの
制御が実現される。

［発明の効果］ 本発明によればCMOS素子同士を複数の電源系で直接接
続しても電源投入・切断時や，電源異常時にCMOS素子の
破壊を防止することができる。また，論理のとりかた
（正論理，負論理）を工夫することによりケーブルの断
線等の障害に対してもフェイルセイフな制御を行うこと
ができる。

【図面の簡単な説明】

第１図は本発明の原理構成図，第２図は実施例構成図，
第３図は従来例の説明図である。 第１図中， 10:ハードウェア（＃０〜＃ｎ） 11:電源電圧監視回路 12:出力回路 13:リセット制御回路 14:論理和回路 15:接続回路（バス）

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】それぞれが個別の電源系を持つハードウェ
   アが複枢接続された大規模ハードウェアのリセット制御
   方式において， 各ハードウェア（10）は，他ハードウェアとの接続回路
   （15）と，自電源系の電源電圧低下を検出すると異常出
   力信号を発生する電源電圧監視回路（11）を備え， １つのハードウェアに自電源系を含む全電源系からの異
   常出力信号の論理和を取る論理和回路を備え， 各ハードウェアは上記論理和回路の出力信号と自電源系
   の上記異常出力信号を入力して，前記接続回路を非アク
   ティブ状態にする信号を発生する制御回路（13）を備え
   ることを特徴とする大規模ハードウェアのリセット制御
   方式。
2. 【請求項２】請求項１において， 電源電圧監視回路（11）は，電源電圧低下及び電源投入
   を検出するとリセット信号を発生するパワーオンリセッ
   ト回路により構成することを特徴とする大規模ハードウ
   ェアのリセット制御方式。