JPS59167020A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS59167020A JPS59167020A JP4089583A JP4089583A JPS59167020A JP S59167020 A JPS59167020 A JP S59167020A JP 4089583 A JP4089583 A JP 4089583A JP 4089583 A JP4089583 A JP 4089583A JP S59167020 A JPS59167020 A JP S59167020A
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- film
- etching
- semiconductor substrate
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- insulating film
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Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明は半導体装置の製造方法に係り、特に段差を有す
る半導体基板の表面を平坦化する方法の改善に関するも
のである。
る半導体基板の表面を平坦化する方法の改善に関するも
のである。
（至）従来技術と問題点
たとえば半導体集積回路（工Ｃ）などの半導体装置を製
造する際に、半導体基板に多数の半導体素子が設けられ
て、これらの素子を接続するために基板面上に複数の配
線層が多層に形成される。その場合半導体基板は半導体
素子を形成して凹凸があり、更にその面上に配線層と絶
縁膜とが交互に積層すると益々凹凸が激しく段差が大き
くなって配線層の断線や短絡が起こりやすくなることが
知られている。そのため従来より被ｌ方法や被着後の処
理方法を工夫して表面を平坦にする方法が提案されてい
る。たとえば従来のイオンミリング方法による半導体基
板上の凹凸を平坦化する方法について第１図乃至第３図
を用いて説明する。初めに第１図に示すごとく半導体基
板ｌ上にアルミニウム金属よりなる配線層２が形成され
、該アルミニウム配線層２を含む半導体基板ｌ上にＣＶ
Ｄ法によってたとえば燐シリケードグラヌ（ＰＳＧ）層
よりなる絶縁膜３が形成された半導体基板上にレジヌト
膜４を全面に一様に塗布する。次いで第２図に示すよう
に該レジヌト膜４上より通常のイオンガンを用いて不活
性ガス、たとえばアルゴンガヌのイオンビームＡによっ
て全面エツチングを行ない、レジヌト膜４及び絶縁膜３
の所望厚さまでイオンミリングした後、第３図に示すよ
うに平坦化された半導体基板ｌ上の絶縁膜３上に所望の
厚さの絶縁膜４をＣＶＤ法によって再被着する方法が行
なわれている。しかしながら上記の不活性ガスによるイ
オンミリング方法においては、物理的エツチングのため
エツチング速度が遅く又レジス） ｇＩＡ４と絶縁膜３
とのエツチングレートの調整が難かしく、更に半導体基
板上にイオンミリングによって飛散された微粉などが再
付着する問題があった。
造する際に、半導体基板に多数の半導体素子が設けられ
て、これらの素子を接続するために基板面上に複数の配
線層が多層に形成される。その場合半導体基板は半導体
素子を形成して凹凸があり、更にその面上に配線層と絶
縁膜とが交互に積層すると益々凹凸が激しく段差が大き
くなって配線層の断線や短絡が起こりやすくなることが
知られている。そのため従来より被ｌ方法や被着後の処
理方法を工夫して表面を平坦にする方法が提案されてい
る。たとえば従来のイオンミリング方法による半導体基
板上の凹凸を平坦化する方法について第１図乃至第３図
を用いて説明する。初めに第１図に示すごとく半導体基
板ｌ上にアルミニウム金属よりなる配線層２が形成され
、該アルミニウム配線層２を含む半導体基板ｌ上にＣＶ
Ｄ法によってたとえば燐シリケードグラヌ（ＰＳＧ）層
よりなる絶縁膜３が形成された半導体基板上にレジヌト
膜４を全面に一様に塗布する。次いで第２図に示すよう
に該レジヌト膜４上より通常のイオンガンを用いて不活
性ガス、たとえばアルゴンガヌのイオンビームＡによっ
て全面エツチングを行ない、レジヌト膜４及び絶縁膜３
の所望厚さまでイオンミリングした後、第３図に示すよ
うに平坦化された半導体基板ｌ上の絶縁膜３上に所望の
厚さの絶縁膜４をＣＶＤ法によって再被着する方法が行
なわれている。しかしながら上記の不活性ガスによるイ
オンミリング方法においては、物理的エツチングのため
エツチング速度が遅く又レジス） ｇＩＡ４と絶縁膜３
とのエツチングレートの調整が難かしく、更に半導体基
板上にイオンミリングによって飛散された微粉などが再
付着する問題があった。
（Ｃ）発明の目的
本発明の目的はかかる問題点を解消してエツチングレー
トを調整して能率よく、かつ清浄に半導体基板の表面を
平坦化することが可能な半導体装置の製造方法の提供に
ある。
トを調整して能率よく、かつ清浄に半導体基板の表面を
平坦化することが可能な半導体装置の製造方法の提供に
ある。
（ｄ） 発明の構成
その目的を達成するため本発明は異種被着膜を同時にイ
オンミリングする際に、不活性ガスに反応性ガスを混入
してイオンミリングする工程が含まれてなることを特徴
とする。
オンミリングする際に、不活性ガスに反応性ガスを混入
してイオンミリングする工程が含まれてなることを特徴
とする。
（８） 発明の実施例
以下本発明の実施例について図面を参照して説明する。
第４図乃至第７図は本発明の一実施例を説明するための
工程要部断面図を示す。第４図において半導体基板ｌｌ
上に通常の蒸着又はスパッタ法によって約１μｍの厚さ
のアルミニウムよりなる導電膜を被着し、該導電膜をフ
ォトプロセス技術によって選択的にエツチングしてアＩ
レミニウム配線層１２を形成した後、Ｃ’Ｖ Ｄ法によ
って約１．５μｍの厚さの燐シリケートグラスよりなる
絶縁膜１８を被着した後、レジスト液をスピンコード法
によって該絶縁膜１３上に前述したと同様にレジスト膜
１４を一様に塗布する。次いで第５図に示すようにイオ
ンガンを用いて不活性ガスたとえばアルゴンガス単独ｊ
定の反応性ガスたとえば４弗化炭素（ＣＦ４）或は三弗
化メタン（ＣＨＦ３）を所定量混入して該混合ガスのイ
オンビームＢによって前記レジスト膜１４をエツチング
する。かかる場合においては物理的エツチングと化学的
エツチングが同時に行なわれて該レジスト膜１４のエツ
チングレートは不活性ガスのアルゴンガス単独の場合よ
り約１．５倍の値に加速される。このように能率よく該
レジスト膜１４をエツチングして凸部の絶縁膜１８′を
表出させる。次いで第６図に示すようにｈｉＪ記不活性
ガスと反応性ガスの混合比を調整し、イオンビーＪｚ
Ｃによって凸部の絶縁膜１３’と残存せるレジスト膜１
４のエツチングＶ−）を調整しながらほぼ同一状態にエ
ツチングされるようにしてイオンミリングしほぼ均一な
平坦面の絶縁１模１８を有する半導体基板を形成してイ
オンミリングを停止する。かかる場合においては半導体
基板上に再付着する微粉は化学的エツチングによって取
りのぞかれて清浄な表面を形成することができる。次い
で第７図に示すように所望の厚さの絶縁膜１５を前記清
浄な表面に再被着して所望の平坦な被着膜の形成が可能
となる。
工程要部断面図を示す。第４図において半導体基板ｌｌ
上に通常の蒸着又はスパッタ法によって約１μｍの厚さ
のアルミニウムよりなる導電膜を被着し、該導電膜をフ
ォトプロセス技術によって選択的にエツチングしてアＩ
レミニウム配線層１２を形成した後、Ｃ’Ｖ Ｄ法によ
って約１．５μｍの厚さの燐シリケートグラスよりなる
絶縁膜１８を被着した後、レジスト液をスピンコード法
によって該絶縁膜１３上に前述したと同様にレジスト膜
１４を一様に塗布する。次いで第５図に示すようにイオ
ンガンを用いて不活性ガスたとえばアルゴンガス単独ｊ
定の反応性ガスたとえば４弗化炭素（ＣＦ４）或は三弗
化メタン（ＣＨＦ３）を所定量混入して該混合ガスのイ
オンビームＢによって前記レジスト膜１４をエツチング
する。かかる場合においては物理的エツチングと化学的
エツチングが同時に行なわれて該レジスト膜１４のエツ
チングレートは不活性ガスのアルゴンガス単独の場合よ
り約１．５倍の値に加速される。このように能率よく該
レジスト膜１４をエツチングして凸部の絶縁膜１８′を
表出させる。次いで第６図に示すようにｈｉＪ記不活性
ガスと反応性ガスの混合比を調整し、イオンビーＪｚ
Ｃによって凸部の絶縁膜１３’と残存せるレジスト膜１
４のエツチングＶ−）を調整しながらほぼ同一状態にエ
ツチングされるようにしてイオンミリングしほぼ均一な
平坦面の絶縁１模１８を有する半導体基板を形成してイ
オンミリングを停止する。かかる場合においては半導体
基板上に再付着する微粉は化学的エツチングによって取
りのぞかれて清浄な表面を形成することができる。次い
で第７図に示すように所望の厚さの絶縁膜１５を前記清
浄な表面に再被着して所望の平坦な被着膜の形成が可能
となる。
（ｆ） 発明の効果
１ 以上説明したごとぐ本発明によれば不活性ガスに反
応性ガスを混入してイオンミリングすることによってエ
ツチングノートの調整を可能にし、能率よく被着膜をエ
ツチング除去し、かつ清浄な半導体基板表面の平坦化が
可能となり、能率向上及び半導体装置の品質向上に効果
があるう
応性ガスを混入してイオンミリングすることによってエ
ツチングノートの調整を可能にし、能率よく被着膜をエ
ツチング除去し、かつ清浄な半導体基板表面の平坦化が
可能となり、能率向上及び半導体装置の品質向上に効果
があるう
第１図乃至第８図は従来方法を説明するための工程要部
断面図、第４図乃至第７図は本発明の一実施例を説明す
るための要部断面図を示す。 図において１１は半導体基板、１２は配線層。 １３・１５は絶縁膜、１４はレジスト膜、Ａは不活性ガ
スのイオンビーム、Ｂ−Ｃは不活性ガスと反応性ガスの
混合ガスのイオンビームを示す。 第１図 第２図 第３図 第４図 第５図 第６図 １↓１１１↓↓へＣ 第７図
断面図、第４図乃至第７図は本発明の一実施例を説明す
るための要部断面図を示す。 図において１１は半導体基板、１２は配線層。 １３・１５は絶縁膜、１４はレジスト膜、Ａは不活性ガ
スのイオンビーム、Ｂ−Ｃは不活性ガスと反応性ガスの
混合ガスのイオンビームを示す。 第１図 第２図 第３図 第４図 第５図 第６図 １↓１１１↓↓へＣ 第７図
Claims (1)
- 異種被着膜を同時にイオンミリングする際に、不活性ガ
フに反応性ガスを混入してイオンミリングする工程が含
まれてなることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4089583A JPS59167020A (ja) | 1983-03-11 | 1983-03-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4089583A JPS59167020A (ja) | 1983-03-11 | 1983-03-11 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59167020A true JPS59167020A (ja) | 1984-09-20 |
Family
ID=12593243
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4089583A Pending JPS59167020A (ja) | 1983-03-11 | 1983-03-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59167020A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6298646A (ja) * | 1985-10-24 | 1987-05-08 | Fuji Electric Co Ltd | 半導体装置の製造方法 |
| JPS62133737A (ja) * | 1985-12-06 | 1987-06-16 | Sony Corp | 半導体装置の製造方法 |
| JPH0534513A (ja) * | 1991-07-29 | 1993-02-12 | Shimadzu Corp | 格子板の製造方法 |
-
1983
- 1983-03-11 JP JP4089583A patent/JPS59167020A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6298646A (ja) * | 1985-10-24 | 1987-05-08 | Fuji Electric Co Ltd | 半導体装置の製造方法 |
| JPS62133737A (ja) * | 1985-12-06 | 1987-06-16 | Sony Corp | 半導体装置の製造方法 |
| JPH0534513A (ja) * | 1991-07-29 | 1993-02-12 | Shimadzu Corp | 格子板の製造方法 |
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