JPS59165143A - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
- Publication number
- JPS59165143A JPS59165143A JP3923183A JP3923183A JPS59165143A JP S59165143 A JPS59165143 A JP S59165143A JP 3923183 A JP3923183 A JP 3923183A JP 3923183 A JP3923183 A JP 3923183A JP S59165143 A JPS59165143 A JP S59165143A
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- JP
- Japan
- Prior art keywords
- data
- byte
- register
- address
- operand
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は命令語の一部がオペランドとなる即値命令を処
理するデータ処理装置に関する。
理するデータ処理装置に関する。
即値命令は、第１図にその命令形式を示すように、命令
語のＢフィールドで示すベースレジスタの内容とＤフィ
ールドのデイスプＶ−スメントを加算して得た記憶装置
（ＭＳ）のアドレスの１７くイトのデータ（オペランド
）と、■フィールドで示す１バイトの即値データとに対
し、Ｆフィールドで示す演算を行い、その結果を上記Ｂ
とＤフィールドで示すＭＳの同じアドレスにストアする
ものであ′る。この場合、ＭＳのデータ幅は例えば８バ
イトであり、これに対して即値命令による演算は例えば
１バイトでＭＳのデータ幅より小さいため、１バイトの
部分書込みを行なう。第２図にその処理フローを示す。
語のＢフィールドで示すベースレジスタの内容とＤフィ
ールドのデイスプＶ−スメントを加算して得た記憶装置
（ＭＳ）のアドレスの１７くイトのデータ（オペランド
）と、■フィールドで示す１バイトの即値データとに対
し、Ｆフィールドで示す演算を行い、その結果を上記Ｂ
とＤフィールドで示すＭＳの同じアドレスにストアする
ものであ′る。この場合、ＭＳのデータ幅は例えば８バ
イトであり、これに対して即値命令による演算は例えば
１バイトでＭＳのデータ幅より小さいため、１バイトの
部分書込みを行なう。第２図にその処理フローを示す。
これによれば、即値命令処理を行なうためには、ＭＳか
らのオペランドフェッチ、演算、結果のＭＳへのストア
サイクルと、計２度のＭＳサイクルと演算サイクルが必
要であり、そのうちの結果のＭＳへのストアサイクルは
１バ・イトの部分書込みである。
らのオペランドフェッチ、演算、結果のＭＳへのストア
サイクルと、計２度のＭＳサイクルと演算サイクルが必
要であり、そのうちの結果のＭＳへのストアサイクルは
１バ・イトの部分書込みである。
ところで、部分書込みはＭＳのフェッチサイクルとスト
アサイクルを必要とし、ストアするアドレスを含む８バ
イトを読出し、これにストアすべき１バイトを併合して
ストアする。このため結局、３度のＭＳサイクルと１度
の演算サイクルを必要とするため、比較的使用頻度の高
い即値命令としてはその処理速度が遅いという欠点があ
った。
アサイクルを必要とし、ストアするアドレスを含む８バ
イトを読出し、これにストアすべき１バイトを併合して
ストアする。このため結局、３度のＭＳサイクルと１度
の演算サイクルを必要とするため、比較的使用頻度の高
い即値命令としてはその処理速度が遅いという欠点があ
った。
本発明の目的は、データ処理装置において即値命令の処
理時間の短縮をはかることにある。
理時間の短縮をはかることにある。
本発明は、命令語が指定する記憶装置のアドレスからオ
ペランドを読出して保持しておくと共に、該オペランド
と命令語の即値オペランドとを演算し、その結果を上記
保持しておいたオペランドと併合して記憶装置にストア
することを特徴とする。、〔発明の実施例〕 第３図は本発明の一実施例であり、特にＭＳ制御部と演
算器を示す。即値命令の実行は、命令の準備ルーチンで
、Ｋレジスタ９に命令語のｌフィールドの即値オペラン
ドが、また、ＢおよびＤフィールドにより求められたオ
ペランドアドレスはＭＳＩのアドレスレジスタ５ＡＲ２
に設定される。
ペランドを読出して保持しておくと共に、該オペランド
と命令語の即値オペランドとを演算し、その結果を上記
保持しておいたオペランドと併合して記憶装置にストア
することを特徴とする。、〔発明の実施例〕 第３図は本発明の一実施例であり、特にＭＳ制御部と演
算器を示す。即値命令の実行は、命令の準備ルーチンで
、Ｋレジスタ９に命令語のｌフィールドの即値オペラン
ドが、また、ＢおよびＤフィールドにより求められたオ
ペランドアドレスはＭＳＩのアドレスレジスタ５ＡＲ２
に設定される。
・Ｓ、Ａ Ｒ２のアドレスにより、ＩＶＩＳＩから該ア
ドレスのデータを含む８バイトのデータを読出し、レジ
スタ）ｔＤＲ３に読出す。この８バイトのデータは後述
のストアまで保持されている。この８ノ５イトのデータ
のうち、オペランドアドレスで指定した該当する１バイ
トのデータをスイッチ７により選択する。この１バイト
のデータは演算器８に送られ、演算器８はこの１バイト
のデータと、Ｒレジスタ９にセットサれている即値オペ
ランドとの演算を行ない、結果を書込みレジスタＷ Ｌ
） Ｒ４にセットする。この時、同時にオペランドアド
レスに基づいて作成されたストアバイト位置を示す８バ
イトの舊込みフラグを、書込みフラグレジスタＭＡＲＫ
ｓにセットする。このＭノＮｔＫ５で示すＷ Ｄ ｉｔ
４の１バイトと）ＬＤＲ３に先に読出されて保持され
ていた８バイトのうちのＷＬ）Ｒ４の選択され・た１バ
イト以外の７バイトがスイッチ６で併合され、８バイト
の書込みデータとなって先と同 ゛じＭＳＩのアドレス
にストアされる。
ドレスのデータを含む８バイトのデータを読出し、レジ
スタ）ｔＤＲ３に読出す。この８バイトのデータは後述
のストアまで保持されている。この８ノ５イトのデータ
のうち、オペランドアドレスで指定した該当する１バイ
トのデータをスイッチ７により選択する。この１バイト
のデータは演算器８に送られ、演算器８はこの１バイト
のデータと、Ｒレジスタ９にセットサれている即値オペ
ランドとの演算を行ない、結果を書込みレジスタＷ Ｌ
） Ｒ４にセットする。この時、同時にオペランドアド
レスに基づいて作成されたストアバイト位置を示す８バ
イトの舊込みフラグを、書込みフラグレジスタＭＡＲＫ
ｓにセットする。このＭノＮｔＫ５で示すＷ Ｄ ｉｔ
４の１バイトと）ＬＤＲ３に先に読出されて保持され
ていた８バイトのうちのＷＬ）Ｒ４の選択され・た１バ
イト以外の７バイトがスイッチ６で併合され、８バイト
の書込みデータとなって先と同 ゛じＭＳＩのアドレス
にストアされる。
以上の一連の動作において、オペランドの７エツチから
演算結果のストアまでＭＳを専有している。勿論、１（
ＤＲ３に読出したデータを別のレジスタで保持しておき
、ストア時、ＷＤＲ４の１バイトと別のレジスタに保持
されている８バイトと併合してストアデータとすること
により、ＭＳを専有しない方法をとることもできる。
演算結果のストアまでＭＳを専有している。勿論、１（
ＤＲ３に読出したデータを別のレジスタで保持しておき
、ストア時、ＷＤＲ４の１バイトと別のレジスタに保持
されている８バイトと併合してストアデータとすること
により、ＭＳを専有しない方法をとることもできる。
一般にＭＳのアクセスは、処理装置ＣＰＵからのアクセ
ス、チャネルからのアクセスを均等に処理するため、１
つの７エツチ、ストアを単位として処理しており、本発
明の様に、フェッチとストアをＣＰＵ内の演算サイクル
を途中に介入させながら連続させるためには、即値命令
によるオペランドフェッチ、即値命令によるストアをＭ
Ｓサイクル制御部に認識させる必要がある。即値命令に
よるオペランドフェッチでは、フェッチしたオペランド
の１月ｔ３での保持、または新たなＭＳサイクル起動（
ｃｐｕ以外の装置からの）の抑止を行ない、即値命令に
よるストアでは、通常の部分書込みはＭＡＲＫ５が全て
ｌ”でない時であり、この時は、ＭＳの７エツチ、スト
アサイクルを連続させるが、即値命令のストアではＭＡ
）ＬＫ５が全て１′″でなくともＭＳストアサイクルの
み実行させる。またこの時のストアデータは前述の様に
、ＷＤ’）１４とｉｔ Ｄ Ｒ，３をＭＡＲＫ５に従っ
て作成する。
ス、チャネルからのアクセスを均等に処理するため、１
つの７エツチ、ストアを単位として処理しており、本発
明の様に、フェッチとストアをＣＰＵ内の演算サイクル
を途中に介入させながら連続させるためには、即値命令
によるオペランドフェッチ、即値命令によるストアをＭ
Ｓサイクル制御部に認識させる必要がある。即値命令に
よるオペランドフェッチでは、フェッチしたオペランド
の１月ｔ３での保持、または新たなＭＳサイクル起動（
ｃｐｕ以外の装置からの）の抑止を行ない、即値命令に
よるストアでは、通常の部分書込みはＭＡＲＫ５が全て
ｌ”でない時であり、この時は、ＭＳの７エツチ、スト
アサイクルを連続させるが、即値命令のストアではＭＡ
）ＬＫ５が全て１′″でなくともＭＳストアサイクルの
み実行させる。またこの時のストアデータは前述の様に
、ＷＤ’）１４とｉｔ Ｄ Ｒ，３をＭＡＲＫ５に従っ
て作成する。
以上をマイクロプログシム上で記述したのが第４図であ
る。Ａのマイクロ命令がオペランド７エツチを指示する
。Ｂのマイクロ命令では、記憶保護等のＭＳアクセス例
外のテストを行ない、°ムではフェッチされたデータの
演算器への転送と即値オペランドとの演算、演算結果の
ＷＬ）Ｈへのセットを行１．ｃう。Ｃのマイクロ命令は
、Ｍ ｓからのフエツチデ〜りが光子するまでその実行
を待たす場合がある。ＤではＭＡ）ＬＫの作成とＷＤＲ
とＲＤＲによるストアデータのストアを指示する。
る。Ａのマイクロ命令がオペランド７エツチを指示する
。Ｂのマイクロ命令では、記憶保護等のＭＳアクセス例
外のテストを行ない、°ムではフェッチされたデータの
演算器への転送と即値オペランドとの演算、演算結果の
ＷＬ）Ｈへのセットを行１．ｃう。Ｃのマイクロ命令は
、Ｍ ｓからのフエツチデ〜りが光子するまでその実行
を待たす場合がある。ＤではＭＡ）ＬＫの作成とＷＤＲ
とＲＤＲによるストアデータのストアを指示する。
本実施例たよれば、従来の即値命令処理の３ＭＳサイク
ルと１演鼻サイクルを、２ＭＳサイクルと１演算サイク
ルに短縮することが可能となる。
ルと１演鼻サイクルを、２ＭＳサイクルと１演算サイク
ルに短縮することが可能となる。
以上説明したように、本発明によれば、即値命令の処理
にあたって、ＭＳからの読出しデータを保持しておき、
この保持しておいたデータに演算結果を併合してストア
データとすることにより、部分書込みのための７エツチ
サイクルを不要とするので、処理時間の短縮をはかるこ
とができる。
にあたって、ＭＳからの読出しデータを保持しておき、
この保持しておいたデータに演算結果を併合してストア
データとすることにより、部分書込みのための７エツチ
サイクルを不要とするので、処理時間の短縮をはかるこ
とができる。
第１図は即値酪令の形式を示す図、第２図は即値命令の
処理フロー示す図、第３図は本発明の一実施例を示すブ
ロック図、第４図は即値命令の処理マイクロプログラム
７０−を示す図である。 ■・・・記憶装置ＭＳ、２・・・ＭＳアドレスンレジス
タ３・・・読出しレジスタ、４・・・書込みレジスタ、
５・・・書込み、７ラグンジスタ、６・・・誉込みデー
タス・インチ、７・・・読出しデータスイッチ、８・・
・演算器、９・・・卸値オペランド保持レジスタ、１０
・・・ワークレジスタ。 Ｉ／−１図 第２図
処理フロー示す図、第３図は本発明の一実施例を示すブ
ロック図、第４図は即値命令の処理マイクロプログラム
７０−を示す図である。 ■・・・記憶装置ＭＳ、２・・・ＭＳアドレスンレジス
タ３・・・読出しレジスタ、４・・・書込みレジスタ、
５・・・書込み、７ラグンジスタ、６・・・誉込みデー
タス・インチ、７・・・読出しデータスイッチ、８・・
・演算器、９・・・卸値オペランド保持レジスタ、１０
・・・ワークレジスタ。 Ｉ／−１図 第２図
Claims (1)
- （１）命令語の一部がオペランドとなる即値命令の処理
にあたり、上記命令１が指定する記憶装置のアドレスか
らオペランドを読出して保持しておくと共に、該オペラ
ンドと上記命令語の即値オペランドとを演算し、この演
算結果と上記保持しておいたオペランドとを併合して上
記記憶装置にストアすることを特徴とするデータ処理装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3923183A JPS59165143A (ja) | 1983-03-11 | 1983-03-11 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3923183A JPS59165143A (ja) | 1983-03-11 | 1983-03-11 | デ−タ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59165143A true JPS59165143A (ja) | 1984-09-18 |
Family
ID=12547347
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3923183A Pending JPS59165143A (ja) | 1983-03-11 | 1983-03-11 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59165143A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62156742A (ja) * | 1985-12-27 | 1987-07-11 | Nec Corp | デ−タ書込み制御方式 |
| US7000097B2 (en) * | 1992-09-29 | 2006-02-14 | Seiko Epson Corporation | System and method for handling load and/or store operations in a superscalar microprocessor |
-
1983
- 1983-03-11 JP JP3923183A patent/JPS59165143A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62156742A (ja) * | 1985-12-27 | 1987-07-11 | Nec Corp | デ−タ書込み制御方式 |
| US7000097B2 (en) * | 1992-09-29 | 2006-02-14 | Seiko Epson Corporation | System and method for handling load and/or store operations in a superscalar microprocessor |
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