JPS5915981A - Display control system for crt display - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.

Description

【発明の詳細な説明】 この発明は、ビットマツプ表示を行うＣＲＴディスプレ
イの表示制御方式に係り、特に映像メモリの全体を縮小
し、あるいはその一部を拡大して表示することにより、
システムとオペレーションの効率を向上させた表示制御
方式に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a display control method for a CRT display that performs bitmap display, and in particular, by reducing the entire video memory or enlarging and displaying a part of it,
This paper relates to a display control method that improves system and operation efficiency.

ビットマツプ表示のディスプレイを制御するＬＳＩとし
ては、例えばＮＥＣ社製μＰＤ？コ２θ型のようなグラ
フィックディスプレイコントローラが、従来から知られ
ている。An example of an LSI that controls a bitmap display is the NEC μPD? BACKGROUND OF THE INVENTION Graphic display controllers such as the two-theta type are known in the art.

このμＰＤ７２２０型のようなコントローラでは、第１
に、ＣＲＴの画面上に表示可能なビット数が、映像メモ
リ全体のビット数よりも少ない場合、表示されたメモリ
領域以外のビットマツプを知りたいときには、水平また
は垂直スクロールを行う必要がある。In a controller like this μPD7220 type, the first
In addition, if the number of bits that can be displayed on the CRT screen is smaller than the number of bits in the entire video memory, it is necessary to scroll horizontally or vertically if you want to see bitmaps outside the displayed memory area.

第１図は、映像メモリ全体のビット数よりもＣＲＴ画面
上の表示可能なビット数の方が少ない場合における映像
メモリとＣＲＴ画面上の表示範囲との関係を示す映像メ
モリの概念図である。図面において、／は映像メモリを
示す。FIG. 1 is a conceptual diagram of the video memory showing the relationship between the video memory and the display range on the CRT screen when the number of bits that can be displayed on the CRT screen is smaller than the number of bits of the entire video memory. In the drawings, / indicates a video memory.

この第１図に示されるように、ＣＲＴ画面の表示容量が
映像メモリ／のビット数よりも少ないときは、斜線部で
示された表示範囲だけがＣＲＴ画面上へ表示され、残り
のメモリ領域は表示されない。As shown in Fig. 1, when the display capacity of the CRT screen is less than the number of bits in the video memory, only the shaded area is displayed on the CRT screen, and the remaining memory area is Do not show.

そのため、映像メモリ／の全体のビットマツプを知りた
いときには、水平または垂直スクロールを行わなければ
ならず、ＣＰＵが映像メモリ／の表示開始アドレスを変
更する必要がある。Therefore, if you want to know the entire bitmap of the video memory//, you must perform horizontal or vertical scrolling, and the CPU needs to change the display start address of the video memory/.

また、あるイメージが映像メモリのどの色域に格納され
ているかを検索する必要もあるので、システムおよびオ
ペレーションの効率が低下する、という不都合もある。Additionally, it is necessary to search in which color gamut of the video memory an image is stored, which inconveniently reduces system and operational efficiency.

さらに、映像メモリ／の全領域をＣＲＴ画面上へ同時に
表示するためには、映像メモリ全体のビットマツプを７
／ｒＩに縮小し、ＣＰＵによって映像メモリ／の一部へ
書込む必要があり、システムのスルーブツトが低下する
という難点もある。その上、縮小表示のために、このよ
うにビットマツプを’／ｎに縮小すると、映像メモリの
内容が変化してし才つという不都合も生じる。Furthermore, in order to simultaneously display the entire area of the video memory on the CRT screen, the bitmap of the entire video memory must be
It is necessary to reduce the size to /rI and write it to a part of the video memory /rI by the CPU, which also has the disadvantage of reducing system throughput. Furthermore, if the bitmap is reduced to '/n' in this way for reduced display, there is also the problem that the contents of the video memory change.

次に、ビットマツプ表示のディスプレイの第コの用法と
して、映像メモリの一部のデータをＣＲＴ画面上へ拡大
して表示させる場合もある。Next, as a second use of a bitmap display, some data in the video memory may be enlarged and displayed on a CRT screen.

この拡大表示の場合には、そのためのコマンドをＣＰＵ
がコントローラμＰＤ７．２２θ型ＬＳＩに対して送出
する必要がある。ところが、オペレータが拡大表示を指
示したとき、ＣＰＵが他の処理を行っていたり、例えば
ＤＭＡ転送中でＣＰＵがシステムバスを使用できないと
き等には、実際にＣＲＴ画面上に拡大表示が行われるま
でに、応答時間を要するという不都合がある。In the case of this enlarged display, the command for that purpose is
needs to be sent to the controller μPD7.22θ type LSI. However, when the operator instructs enlarged display, if the CPU is performing other processing or, for example, is unable to use the system bus during DMA transfer, the CPU may not be able to use the system bus until the enlarged display is actually performed on the CRT screen. However, this method has the disadvantage of requiring a long response time.

そこで、この発明のＣＲＴディスプレイの表示制御方式
では、従来の縮小あるいは拡大表示におけるこれらの不
都合を解決し、オペレータのワンタッチ操作によって即
座に縮小あるいは拡大表示が行われるようにするととも
に、縮小あるいは拡大表示のためにＣＰＵの処理を不要
にして、システムのスルーブツトが低下しないようにし
、さらに映像メモリの内容も変える必要がないようにす
ることを目的とする。Therefore, the display control method for a CRT display of the present invention solves these inconveniences in conventional reduced or enlarged display, and enables immediate reduction or enlargement of the display with a single touch operation by the operator. The purpose of the present invention is to eliminate the need for CPU processing to prevent the throughput of the system from decreasing, and also to eliminate the need to change the contents of the video memory.

そのたｙ）に、この発明の表示制御方式では、第１に、
縮小表示を指示したときは、映像メモリから読出された
パラレル表示データの’／ｎに間引きされまたビデオ信
号が、ＣＲＴモニタへ与えられるようにして、映像メモ
リ°の全体がＣＲＴに表示できるようにすることを特徴
とする。Therefore, in the display control method of the present invention, firstly,
When a reduced display is instructed, the parallel display data read from the video memory is thinned out to '/n' and the video signal is given to the CRT monitor so that the entire video memory can be displayed on the CRT. It is characterized by

さらに第ユに、拡大表示が指示されたときは、／水平ス
キャンがｐ回繰り返えされるようにして、垂直方向の拡
大を行い、またシフトレジスタのシフトクロックを選択
することによって水平方向を拡大することにより、調和
のとれたパターンで映像メモリのデータをＣＲＴの画面
上へ拡大表示できるようにすることを特徴とする。Furthermore, when an enlarged display is instructed, /horizontal scan is repeated p times to perform vertical enlargement, and by selecting the shift clock of the shift register, horizontal enlargement is performed. By doing so, the data in the video memory can be enlarged and displayed on the CRT screen in a harmonious pattern.

第２図（１）と（２）は、ＣＲＴモニタに対して与えら
れる信号を示し、Ｈ８ＹＮＣは水平同期信号、ＶＳＹＮ
Ｃは垂直同期信号、ＶＩＤＥＯはビデオ信号である。図
面において、ＴＨ８ＹＮＣ％　ＴＶＩＤＥＯＮ　ＴＶ８
ＹＮＣはそれぞれ周期を示す。Figure 2 (1) and (2) show the signals given to the CRT monitor, H8YNC is the horizontal synchronizing signal, VSYN
C is a vertical synchronization signal, and VIDEO is a video signal. In the drawing, TH8YNC% TVIDEON TV8
YNC each indicates a period.

この第二図（１）と（２）において、ＴＶＩＤＥＯは一
定であるから、ＴＶＩＥ）ＩＯとドツトクロックとの関
係から水平方向表示ドツト数が決定される。また、ＴＶ
８ＹＮＣとＴＨ８ＹＮＣとの関係で、垂直方向表示ドツ
ト数も決定される。In FIG. 2 (1) and (2), since TVIDEO is constant, the number of horizontal display dots is determined from the relationship between TVIE)IO and dot clock. Also, TV
The number of vertical display dots is also determined by the relationship between 8YNC and TH8YNC.

このようにｓ　ＴＨ８ＹＮＣ％Ｔ量ｘＤ加、”ＶＳＹＮ
ＣＧま−それぞれ一定の値とされる。In this way, s TH8YNC% T amount x D addition, “VSYN
Each of the CGs is set to a constant value.

説明の順序として、まず、縮小表示すなわちオーバービ
ュウ表示の場合゛について述べる。First, the case of reduced display, that is, overview display, will be described.

第３図は、この発明の表示制御方式により縮小表示を行
う場合に使用されるＣＲＴディスプレイ制御回路の一例
を示す機能ブロック図である。図面において、／は映像
メモリ、ユはＣＰＵ、３は書込多鋏示アドレス制御回路
、ｌＩ１オオーバービュウアドレス制御回路、左と６は
マルチプレクサ、７はパラレル−シリアル変換回路、ｇ
はＣＲＴ、９はクロックジェネレータ、１０はＨ８ＹＮ
Ｃ発生回路、／／はＶＳＹＮＣ発生回路を示し、ＳＷ／
はオーバービュウ指示用スイッチを示す。FIG. 3 is a functional block diagram showing an example of a CRT display control circuit used when performing reduced display using the display control method of the present invention. In the drawing, / is a video memory, yu is a CPU, 3 is a write multi-indication address control circuit, lI1 is an overview address control circuit, left and 6 are multiplexers, 7 is a parallel-to-serial conversion circuit, g
is CRT, 9 is clock generator, 10 is H8YN
C generation circuit, // indicates VSYNC generation circuit, SW/
indicates an overview instruction switch.

まず、通常表示の場合、ＣＲＴ、ｒの画面上には、ＣＰ
Ｕ、２によってパラメータが設定された書込句謳示アド
レス制御回路３により、映像メモリ／内のある領域がア
クセスされ、その表示データがパラレル−シリアル変換
回路７によりビデオ信号ＶＩＤＥＯとしてＣＲＴモニタ
へ与えられる。First, in the case of normal display, the CP
A certain area in the video memory is accessed by the write phrase display address control circuit 3 whose parameters are set by U and 2, and the display data is given to the CRT monitor as a video signal VIDEO by the parallel-serial conversion circuit 7. It will be done.

なお、表示制御に必要なパラメータとしては、表示開始
アドレス、水平表示ドツト数、垂直表示ドツト数等であ
り、これらの各パラメータがＣＰＵＩによって設定され
る。Note that parameters necessary for display control include a display start address, the number of horizontal display dots, the number of vertical display dots, etc., and each of these parameters is set by the CPU.

次に、縮小表示の場合、すなわちオペレータが例えば特
定のイメー・ジが映像メモリ／内のどの位置にあるか知
りたいときは、オーバービュウ指示用スイッチＳＷ／を
動作させる。すると、映像メモリ／の全体がＣＲＴｇの
画面上に表示されるように各定数が設定されたオーバー
ビュウアドレス制御回路グの出力が、マルチプレクサタ
によって選択され、映像メモリ／をアクセスする。Next, in the case of reduced display, that is, when the operator wants to know, for example, where a particular image is located in the video memory/, the overview instruction switch SW/ is operated. Then, the output of the overview address control circuit whose constants are set so that the entire video memory / is displayed on the screen of the CRTg is selected by the multiplexer, and the video memory / is accessed.

このようにして得られた表示データは、パラレル−シリ
アル変換回路７によりビデオ信号ＶＩＤＥＯとして出力
され、ＣＲＴモニタへ与えられる。したがって、ＣＲＴ
モニタには、映像メモリ／の全体のビットマツプが表示
される。The display data obtained in this manner is outputted as a video signal VIDEO by the parallel-serial conversion circuit 7 and applied to the CRT monitor. Therefore, C.R.T.
A bitmap of the entire video memory is displayed on the monitor.

ところで、この第３図の回路では、パラレル−シリアル
変換回路７が重要な役目を果しており、その具体的な構
成は次のとおりである。Incidentally, in the circuit shown in FIG. 3, the parallel-to-serial conversion circuit 7 plays an important role, and its specific configuration is as follows.

第グ図は、／／２に縮小する場合に用いられるパラレル
−シリアル変換回路の一例を示す機能ブロック図である
。図面において、りＡは偶数ビット用シフトレジスタ、
７Ｂは奇数ビット用シフトレジスタ、７Ｃは信号選択回
路、７Ｄはインバータを示し、また／Ａは映像メモリ／
上の表示アドレス’ｘ　ｘ　ｘ　ｘ’における表示デー
タを示す。FIG. 3 is a functional block diagram showing an example of a parallel-to-serial conversion circuit used for reduction to 2. In the drawing, A is a shift register for even bits;
7B is a shift register for odd bits, 7C is a signal selection circuit, 7D is an inverter, and /A is a video memory/
Display data at the above display address 'x x x x' is shown.

表示データ／Ａは、第３図の書込迄狼示アドレス制御回
路３またはオーバービュウアドレス制御回路弘のいずれ
かによってアクセスされる表示アドレスのデータである
。この第９図の場合には／乙ビットのパラレル表示デー
タとして出力される。Display data /A is display address data that is accessed by either the overview address control circuit 3 or the overview address control circuit 3 until writing in FIG. In the case of FIG. 9, the data is output as parallel display data of the /B bit.

パラレルデータロード信号は、表示データ／Ａのパラレ
ルデータをシフトレジスタ７Ａまたは７Ｂへパラレルに
ロードするための信号である。The parallel data load signal is a signal for loading parallel data of display data /A into the shift register 7A or 7B in parallel.

ドツトクロックは、シフトレジスタ７Ａと７Ｂのシフト
動作を行うクロックである。先の第２図（１１と（２）
に示したＣＲＴモニタに与えられる信号のうち、ＴＨ８
ＹＮＣ、ＴＶＩＤＥＯおよびＴＶＳＹＮＣのイ直はそれ
ぞれ一定であり、通常表示の場合とオーバービュウ表示
すなわち縮小表示の場合とて変化してはならない。The dot clock is a clock for performing a shift operation of shift registers 7A and 7B. Figure 2 above (11 and (2)
Of the signals given to the CRT monitor shown in , TH8
The values of YNC, TVIDEO, and TVSYNC are constant and must not change between normal display and overview display, that is, reduced display.

そこで、通常表示の場合と縮小表示の場合とては、ドツ
トクロック周期を変えることによって、これらの値が一
定となるようにしている。Therefore, in the case of normal display and the case of reduced display, these values are kept constant by changing the dot clock period.

そのために、クロックジェネレータ９によって２種類の
クロックを発生させ、オーツく−ビュウ指示用スイッチ
ＳＷ／からの出力信号によって入力が選択されるマルチ
プレクサＡにより、その７種類のクロックを選択して、
ノくラレル→シリアル変換回路７へ供給する。For this purpose, two types of clocks are generated by the clock generator 9, and seven types of clocks are selected by the multiplexer A whose input is selected by the output signal from the automatic view instruction switch SW/.
The signal is supplied to the serial conversion circuit 7.

オーバービュウ表示指示信号は、例えばキーボード上の
７つのキー、あるいはＣＲＴモニタの近辺に設けられた
ブツシュスイッチ等によって動作されるスイッチＳＷ／
により発生され、その指示信号がオーバービュウ表示す
なわち縮小表示を指示するための指示入力としてＣＲＴ
ディスプレイ制御回路へ与えられる。The overview display instruction signal is generated by a switch SW/operated by, for example, seven keys on a keyboard or a button switch installed near a CRT monitor.
The instruction signal is generated by the CRT as an instruction input for instructing overview display, that is, reduced display.
Provided to the display control circuit.

偶数ビット用シフトレジスタ７Ａと奇数ビット用シフト
レジスタ７Ｂは、パラレル表示データをシリアル表示デ
ータに変換するものである。The even bit shift register 7A and the odd bit shift register 7B convert parallel display data into serial display data.

この第グ図の回路では、例えば／Ａビットのようなｍビ
ットのパラレル表示データのうちから、偶数ビットをパ
ラレルロードする偶数ビット用シフトレジスタ７Ａと、
奇数ビットをパラ１／／Ｌ／ロードする奇数ビット用シ
フトレジスタ７Ｂとが、それぞれ独立に設けられている
。In the circuit shown in FIG.
Odd-numbered bit shift registers 7B for loading odd-numbered bits are provided independently.

通常表示の場合には、信号選択回路７Ｃによって、偶数
ビット用シフトレジスタ７Ａのデータと奇数ビット用シ
フトレジスタ７Ｂのデータとが／／２ドツトクロックの
間隔で交互に選択され、ビデオ信号ＶＩＤＥＯとしてＣ
ＲＴモニタへ与えられる。In the case of normal display, the signal selection circuit 7C alternately selects the data in the shift register 7A for even numbered bits and the data in the shift register 7B for odd numbered bits at intervals of //2 dot clocks, and selects the data in the shift register 7A for even numbered bits and the data in the shift register 7B for odd numbered bits alternately,
Provided to RT monitor.

これに対して、縮小表示の場合には、信号選択回路７Ｃ
によって、偶数ビット用シフトレジスタ７Ａのデータと
奇数ビット用シフトレジスタ７Ｂのデータのうちのいず
れか一方のデータが選、択され、ビデオ信号ＶＩＤＥＯ
としてＣＲＴモニタへ与えられる。On the other hand, in the case of reduced display, the signal selection circuit 7C
, one of the data in the shift register 7A for even bits and the data in the shift register 7B for odd bits is selected, and the video signal VIDEO is selected.
It is given to the CRT monitor as.

すなわち、この場合には、ｍビットの表示データがＩｎ
／／２に間引かれたことになる。なお、ドツトクロック
は、通常表示の場合に比べて二倍の周波数のものを使用
すれば、第２図のＴＶＩＤＥ。That is, in this case, m-bit display data is In
//It will be thinned out to 2. Furthermore, if a dot clock with a frequency twice that of the normal display is used, the TVIDE shown in FIG.

期間において、映像メモリの水平方向の表示範囲は、通
常表示の場合に比較して二倍に拡張される。換言すれば
、表示データを／／／２に間引くことによって、映像メ
モリのビットマツプか／乃に縮小されるので、表示範囲
は二倍に拡張されることになる。During the period, the horizontal display range of the video memory is expanded twice compared to the case of normal display. In other words, by thinning the display data to ///2, the bitmap of the video memory is reduced to//, so the display range is doubled.

また、縮小表示の場合には、垂直方向の表示アドレスの
設定も、／ラスタスキャンラインおきとなるように、第
３図のオーバービュウアドレス制御回路ｑによって制御
されるので、垂直方向の表示データも／／２ｔこ縮小さ
れ、映像メモリ／の表示範囲は二倍に拡張される。In addition, in the case of reduced display, the setting of the vertical display address is also controlled by the overview address control circuit q in Fig. 3 so that it is set every / raster scan line, so the vertical display data is also controlled. //2t, and the display range of the video memory / is doubled.

したがって、この第グ図の回路を使用すれば、縮小表示
の場合には、ＣＲＴの画面上に表示可能な映像メモリの
範囲は、通常表示の場合に比べて、水平方向、垂直方向
ともに二倍に拡がることになる。Therefore, if the circuit shown in Figure 1 is used, the range of video memory that can be displayed on the CRT screen in reduced display is twice as much in both the horizontal and vertical directions as in the case of normal display. It will spread to

信号選択回路７Ｃは、すでに説明したように、通常表示
の場合には、偶数ビット用シフトレジスタ７Ａと奇数ビ
ット用ンフ１−レジスタ７Ｂの両方のデータを／／、！
ドツトクロック間隔で交互に選択し、縮小表示の場合に
は、いずれか一方のンフトレジスクのテークを選択して
、ビデオ信号ＶＩＤＥＯとしてＣＲ，Ｔモニタへ供給す
る。As already explained, in the case of normal display, the signal selection circuit 7C selects the data of both the shift register 7A for even numbered bits and the shift register 7B for odd numbered bits.
They are selected alternately at dot clock intervals, and in the case of reduced display, the take of one of the film registers is selected and supplied to the CR and T monitors as the video signal VIDEO.

また、映像メモリの水平方向と垂直方向の表示範囲を二
倍に拡げても、ビットマツプの全体を表示することがで
きないときは、その縮小の比率を／／ｎにすることもで
きる。Furthermore, if the entire bitmap cannot be displayed even if the horizontal and vertical display range of the video memory is doubled, the reduction ratio can be set to //n.

次の第左図は、表示データを／／ｎに縮小する場合に使
用されるパラレル−シリアル変換回路の一例を示す機能
ブロック図である。図面における符号は第を図と同様で
あり、また７Ｅは第１のシフトレジスタ、７Ｆは第ユの
シフトレジスタを示す。The next left figure is a functional block diagram showing an example of a parallel-to-serial conversion circuit used when reducing display data to //n. Reference numerals in the drawings are the same as those in the drawings, and 7E indicates a first shift register, and 7F indicates a U-th shift register.

この第３図の回路では、表示データのｑビットのうちの
／ビットを第１のシフトレジスタ７Ｅヘロードし、残り
の３ビツトは第２のシフトレジスタ７Ｆヘロードする。In the circuit shown in FIG. 3, /bit out of q bits of display data is loaded into the first shift register 7E, and the remaining 3 bits are loaded into the second shift register 7F.

そして、第１のシフトレジスタ７Ｅのデータを信号選択
回路７Ｃによって選択し、ビデオ信号ＶＩＤＥＯとして
ＣＲＴモニタへ供給する。Then, the data in the first shift register 7E is selected by the signal selection circuit 7C and supplied to the CRT monitor as a video signal VIDEO.

したがって、この場合には、／／ｌｌの間引き縮小が行
われる。なお、第コのシフトレジスタ７Ｆのデータを選
択すれば、３／４ｔの間引き縮小が可能となる。Therefore, in this case, thinning reduction of //ll is performed. Note that by selecting the data of the No. 1 shift register 7F, thinning reduction of 3/4t becomes possible.

このような間引き縮小の比率は、ＣＲＴの表示可能ビッ
ト数と、映像メモリの全ヒツト数との関係から決定され
るものであり、その比率を適当に設定することによって
、７画面上へ映像メモリの全ビットマツプを表示できる
ように構成する。The ratio of such thinning and reduction is determined from the relationship between the number of displayable bits of the CRT and the total number of hits in the video memory, and by setting the ratio appropriately, the video memory can be expanded to 7 screens. Configure so that all bitmaps can be displayed.

このように、この発明の表示制御方式の第１の特徴であ
る縮小表示の場合には、映像メモリを備えたＣＲＴディ
スプレイへ、オーバービュウ指示用スイッチＳＷ／のよ
うな縮小表示を指示する入力手段と、ＣＰＵ２や書込迄
狼示アドレス制御回路３、マルチプレクサＳ等からなる
通常表示のとき選択される映像メモリ制御面路と、オー
バービュウアドレス制御回路グやマルチプレクサＳ等か
らなる縮小表示のとき選択される映像メモリ制御回路と
、第ｑ図の偶数ビット用シフトレジスク７Ａと奇数ビッ
ト用シフトレジスク７Ｂ、あるいは第Ｓ図の第７と第２
のシフトレジスタ７Ｅと７Ｆのようｊこ、複数個のシフ
トレジスタで構成され、映像メモリから読出されたパラ
レル表示データをシリアル表示データに変換する回路と
、第１図や第Ｓ図の信号選択回路７Ｃのような縮小表示
の指示入力によってシフトレジスタのうちの特定のシフ
トレジスタのデータを選択する回路と、クロックジェネ
レータ７やマルチプレクサ６等からなるシフトレジスタ
のシフトクロックを決定する回路とを設け、縮小表示の
指示入力によって、映像メモリのデータを間引き縮小し
てＣＲＴへ表示するようにしている。In this way, in the case of reduced display, which is the first feature of the display control method of the present invention, input means for instructing reduced display, such as an overview instruction switch SW/, to a CRT display equipped with a video memory is used. , the video memory control plane selected during normal display consisting of CPU 2, write address control circuit 3, multiplexer S, etc., and selected during reduced display consisting of overview address control circuit 3, multiplexer S, etc. and the shift register 7A for even bits and the shift register 7B for odd bits in FIG. q, or the seventh and second shift registers in FIG.
The shift registers 7E and 7F are composed of a plurality of shift registers, and include a circuit for converting parallel display data read from the video memory into serial display data, and a signal selection circuit shown in FIGS. 1 and S. 7C, which selects data in a specific shift register from among the shift registers by inputting an instruction to reduce the display, and a circuit that determines the shift clock of the shift register, which is composed of a clock generator 7, a multiplexer 6, etc., are provided. By inputting a display instruction, the data in the video memory is thinned out and displayed on the CRT.

したがって、この発明の表示制御方式による縮小表示に
よれば、第３図から第Ｓ図に関連して詳細に説明したよ
うな動作が行われ、オペレータのワンタッチ操作によっ
て即座に縮小表示が可能となり、システムやオペレーシ
ョンの効率が向−ヒされるとともに、縮小表示のための
ＣＰＵの処理も全く不要であるから、システムのスルー
ブツトも低下せず、さらに、映像メモリの内容も変更さ
れない、等の多くの優れた効果が得られる。Therefore, according to the reduced display using the display control method of the present invention, the operations described in detail in connection with FIGS. In addition to improving system and operational efficiency, there is no need for CPU processing for reduced display, so system throughput does not decrease, and the contents of the video memory are not changed. Excellent effects can be obtained.

次に、この発明の表示制御方式の第２の特徴である拡大
表示について説明する。Next, enlarged display, which is the second feature of the display control method of the present invention, will be explained.

第６図は、この発明の表示制御方式により拡大表示を行
う場合に使用されるＣＲＴディスプレイ制御回路の一例
を示す機能ブロック図である。図面における符号は第３
図と同様であり、また／、２はシフトレジスタ、ＳＷＪ
は拡大表示指示用スイッチを示す。FIG. 6 is a functional block diagram showing an example of a CRT display control circuit used when performing enlarged display using the display control method of the present invention. The code in the drawing is the third
It is the same as the figure, and /, 2 is a shift register, SWJ
indicates a switch for instructing enlarged display.

この第４図の回路において、通常表示の場合には、表示
開始アドレス、水平表示ドツト数、垂直表示ドツト数、
等の表示制御に必要な各パラメータがＣＰＵ、２により
設定され、書込み４示アドレス制御回路３へ与えられる
点は、先の第３図の場合と同様である。In the circuit of FIG. 4, in the case of normal display, the display start address, the number of horizontal display dots, the number of vertical display dots,
Parameters necessary for display control, etc., are set by the CPU 2 and given to the write address control circuit 3, as in the case of FIG. 3 above.

そして、書込へ示アドレス制御回路３によって映像メモ
リ／がアクセスされ、出力されたパラレル表示データは
、シフトレジスタ７．２によりシリアルデータに変換さ
れて、ビデオ信号ＶＩＤＥＯとしてＣＲＴモニタへ供給
される。Then, the video memory / is accessed by the write address control circuit 3, and the output parallel display data is converted into serial data by the shift register 7.2 and supplied to the CRT monitor as a video signal VIDEO.

このシフトレジスタノコのシフト用クロックはドツトク
ロックであり、その周期は、ＣＲＴモニタにおける／ド
ツト表示期間に対応する。The shift clock for this shift register saw is a dot clock, the period of which corresponds to the dot display period on the CRT monitor.

すでに説明したように、第２図（１）と（２）の’ｒｖ
ｒｐｇ。As already explained, 'rv in Figure 2 (1) and (2)
rpg.

は一定であるから、ＴＶＩＤＥＯとドツトクロックとの
関係から水平方向表示ドツト数は決定される。Since is constant, the number of horizontal display dots is determined from the relationship between TVIDEO and dot clock.

また、Ｔ’ｖｓｙＮｃとＴＨ８ＹＮＣとの関係で、垂直
方向表示ドツト数も決定される。Furthermore, the number of vertical display dots is determined by the relationship between T'vsyNc and TH8YNC.

次に、拡大表示を行う場合、オペレータがキーボード上
の１つのキー、あるいはＣＲＴモニタ近傍のブツシュス
イッチを押すと、拡大表示指示用スイッチＳＷ２が動作
し、その出力信号が書込みへ示アドレス制御回路３とマ
ルチプレクサ６へ与えられる。Next, when performing an enlarged display, when the operator presses one key on the keyboard or a button switch near the CRT monitor, the enlarged display instruction switch SW2 operates, and its output signal is sent to the write address control circuit. 3 and multiplexer 6.

そのため、マルチプレクサ乙は、クロックジェネレータ
９から発生されるクロック出力のうち、通常表示の場合
のｐ倍の周期をもつクロック信号を、ドツトクロックと
して選択し、また書込”１８　示アドレス制御回路３は
／水平スキャンをｐ回繰り返え才。Therefore, the multiplexer B selects, as a dot clock, a clock signal having a period p times that of the normal display among the clock outputs generated from the clock generator 9, and the write address control circuit 3 / Repeat the horizontal scan p times.

したがって、水平方向、垂直方向ともに、映像メモリ／
に対し乙それぞれｐ倍に拡大された表示がＣＲＴｇの画
面上に得られる。Therefore, the video memory/
In contrast, a display magnified by p times is obtained on the screen of the CRTg.

以上のように、この発明の第１の特徴である拡大表示の
場合には、映像メモリを備えたＣ　ＩｔＴディスプレイ
へ、拡大表示指示用スイッチＳＷＪのような拡大表示を
指示する入力手段と、拡大表示が指示されたとき表示パ
ターンを垂直方向へ拡大するために、／水平スキャンを
ｐ回繰り返えす書込ｈ４　示アドレス制御回路３のよう
な映像メモリ制御回路と、シフトレジスタノコのような
映像メモリから読出されたパラレル表示データをシリア
ル表示データに変換する回路と、拡大表示の指示入力に
より水平方向へ拡大するためのクロックジェネレータ９
やマルチプレクサ６等からなるシフトレジスタのシフト
クロックを決定する回路とを設け、拡大表示の指示入力
によって、映像メモリのデータを拡大してＣＲＴ画面上
へ表示できるようにしている。As described above, in the case of enlarged display, which is the first feature of the present invention, input means for instructing enlarged display, such as an enlarged display instruction switch SWJ, to a C ItT display equipped with a video memory, and In order to expand the display pattern in the vertical direction when display is instructed, the /horizontal scan is repeated p times. A circuit for converting parallel display data read from memory into serial display data, and a clock generator 9 for horizontally enlarging the display by inputting an enlarged display instruction.
A circuit for determining a shift clock of a shift register consisting of a multiplexer 6 and the like is provided, and by inputting an instruction for enlarged display, the data in the video memory can be enlarged and displayed on the CRT screen.

この拡大表示の場合にも、先の縮小表示と同様に、オペ
レータのワンタッチ操作により即座に拡大表示が可能と
なり、またＣＰＵの処理も不敬の上、映像メモリの内容
も変化しないので、同じような優れた効果が得られる。In the case of this enlarged display, just like the previous reduced display, the operator can immediately enlarge the display with a single touch operation, and the processing of the CPU is also disrespectful, and the contents of the video memory do not change. Excellent effects can be obtained.

なお、以上の実施例では、縮小表示機能と拡大表示機能
とを別個に説明した。しかし、これらの機能を単一のＣ
ＲＴディスプレイへ併設すれば、縮小表示機能と拡大表
示機能の両方をもだせることが可能であることはｌａｌ
うまでもない。Note that in the above embodiments, the reduction display function and the enlargement display function were explained separately. However, these functions can be combined in a single C
If attached to an RT display, it is possible to have both a reduced display function and an enlarged display function.
It's no good.

以上に詳細に説明したように、この発明のＣＲＴディス
プレイの表示制御方式によれば、ワンタッチ操作によっ
て即時に縮小または拡大表示が可能であるから、システ
ムへ〕オペｌ／−ジョンの効率が著しく向上される。そ
の上、縮小法たは拡大表示のためのＣＰＵの処理も全く
不要なので、システムのスルーブツトも低重しない。As explained in detail above, according to the display control method of the CRT display of the present invention, it is possible to immediately reduce or enlarge the display with a one-touch operation, which significantly improves the efficiency of system operation. be done. Furthermore, since there is no need for CPU processing for reduction or enlargement display, the system throughput is not reduced.

さらに、映像メモリの内容も変更されないから、必要な
オリジナルデータも確実に保持てきる、等の多くの優れ
た効果が得られる。Furthermore, since the contents of the video memory are not changed, many excellent effects can be obtained, such as the ability to reliably retain necessary original data.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は映像メモリとＣＲＴ画面上の表示範囲きの関係
を示す映像メモリの概念図、第二図（１）と（２）はＣ
ＲＴモニタに対して与えられる信号、第３図はこの発明
の表示制御方式により縮小表示を行う場合に使用される
Ｃ、　ＲＴディスプレイ制御回路の一例を示す機能ブロ
ック図、第グ図は／るに縮小する場合に用いられるパラ
レル−シリアル変換回路の一例を示す機能ブロック図、
第Ｓ図は表示データを７４に縮小する場合に使用される
パラレル−シリアル変換回路の一例を示す機能ブロック
図、第６図はこの発明の表示制御方式により拡大表示を
行う場合に使用されるＣＲＴディスプレイ制御回路の一
例を示す機能ブロック図である。 図面において、／は映像メモリ、コはＣＰＵ。 ３は書込み仝示アドレス制御回路、夕はオーバービュウ
アドレス制御回路、左とＡはマルチプレクサ、７はパラ
レル−シリアル変換回路、ｇはＣＲＴ、９はクロックジ
ェネレータ、１０はＨＳ　Ｙ　Ｎ　Ｃ発生回路、／／は
ＶＳＹＮＣ発生回路、／ユはシフトレジスタを示し、Ｓ
　Ｗ　／はオーバービュウ指示用スイッチ、ＳＷ、２は
拡大表示指示用スイッチを示す。Figure 1 is a conceptual diagram of the video memory showing the relationship between the video memory and the display range on the CRT screen, and Figure 2 (1) and (2) are C
Signals given to the RT monitor; FIG. 3 is a functional block diagram showing an example of the RT display control circuit; FIG. A functional block diagram showing an example of a parallel-serial conversion circuit used for downsizing,
Fig. S is a functional block diagram showing an example of a parallel-to-serial conversion circuit used when reducing display data to 74, and Fig. 6 is a CRT used when enlarging display using the display control method of the present invention. FIG. 2 is a functional block diagram showing an example of a display control circuit. In the drawing, / represents video memory and ko represents CPU. 3 is a write-indication address control circuit, evening is an overview address control circuit, left and A are multiplexers, 7 is a parallel-to-serial conversion circuit, g is a CRT, 9 is a clock generator, 10 is an HSYNC generation circuit, / / indicates a VSYNC generation circuit, /Y indicates a shift register, and S
W/ indicates a switch for instructing an overview, SW, and 2 indicate a switch for instructing an enlarged display.

Claims (1)

【特許請求の範囲】 １、　映像メモリを備えたＣＲＴディスプレイにおいて
、縮小表示を指示する入力手段と、通常表示のとき選択
される映像メモリ制御回路き、縮小表示のとき選択され
る映像メモリ制御回路さ、複数個のシフトレジスタで構
成され、映像メモリから読出されたパラレル表示データ
をシリアル表示データに変換する回路と、前記縮小表示
を指示する入力手段からの指示入力によって前記複数個
のシフトレジスタのうちの特定のシフトレジスタのデー
タを選択する回路と、前記指示入力によって前記シフト
レジスタのシフトクロックを決定する回路とを設け、前
記縮小表示を指示する入力手段からの指示入力により映
像メモリのデータを間引き縮小してＣＲＴに表示するこ
とを特徴とする表示制御方式。 ２、　映像メモリを備えたＣＲＴディスプレイにおいて
、拡大表示を指示する入力手段と、拡大表示が指示され
たとき／水平スキャンをｐ回繰り返えす映像メモリ制御
回路と、シフトレジスタで構成され、映像メモリから読
出されたパラレル表示データをシリアル表示データに変
換する回路と、前記拡大表示を指示する入力手段からの
指示入力により前記シフトレジスタのシフトクロックを
決定する回路とを設け、前記拡大表示を指示する入力手
段からの指示入力により映像メモリのデータを拡大して
ＣＲＴに表示することを特徴とする表示制御方式。[Claims] 1. In a CRT display equipped with a video memory, there is an input means for instructing reduced display, a video memory control circuit selected during normal display, and a video memory control circuit selected during reduced display. The circuit is composed of a plurality of shift registers and converts the parallel display data read from the video memory into serial display data. A circuit for selecting data of a specific shift register, and a circuit for determining a shift clock of the shift register based on the instruction input, are provided, and the data in the video memory is controlled by the instruction input from the input means for instructing the reduced display. A display control method characterized by thinning and reducing the display on a CRT. 2. In a CRT display equipped with a video memory, the video memory is composed of an input means for instructing enlarged display, a video memory control circuit that repeats horizontal scanning p times when enlarged display is instructed, and a shift register. A circuit for converting parallel display data read from the input device into serial display data, and a circuit for determining a shift clock of the shift register based on an instruction input from the input means for instructing the enlarged display, and instructing the enlarged display. A display control method characterized in that data in a video memory is enlarged and displayed on a CRT by inputting an instruction from an input means.