JPS59159615A - Digital relaying device - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、ディジタル継電器、特に系統変更に際して適
応性の高いディジタル継電器に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a digital relay, and particularly to a digital relay that is highly adaptable to system changes.

〔発明の技術的背景〕[Technical background of the invention]

マイクロコンピュータを用いたディジタル継電装置ハ、
マイクロコンピュータの有する高度なディジタル演算処
理能力を利用した高性能な保護継電装置として世界的規
模で開発が進められており、その一部は既に実用化され
ているものもある。第１図は従来のディジタル継電装置
の構成図であり、これによって以下説明する。Digital relay device using a microcomputer
Development of high-performance protective relay devices that utilize the advanced digital processing capabilities of microcomputers is underway on a worldwide scale, and some of them have already been put into practical use. FIG. 1 is a block diagram of a conventional digital relay device, which will be explained below.

第１図において、１はフィルタ回路（ＦＩＬ）であり系
統の電圧及び電流から不要な周波数成分を除去する。２
はサンプルホールド回路（Ｓ／Ｈ）であって全入力を同
時にサンプリングする。３はマルチブレフサであシ、前
記サンプルホールド回路２からの複数入力から必要とす
る信号をとり出す。４はアナログ／ディジタル変換回路
でありマルチプレクサ３からのアナログ信号を順次ディ
ジタル信号に変換する。５は整定回路（ＳＥＴ）であり
、ディジタル継電装置に対する整定値の設定及びその記
憶を行ない、またディジタル継電装置の強制動作等を行
なわせるための外部条件の設定を行なう・６はダイレク
トメモリアクセス制御回路（ＤＭＡ）であり、アナログ
／７Ｊイジタル変換回路４の出力であるディ・ゾタル信
号を次に説明するデータメモリへ送る動作をする。７は
データメモリ（ＲＡＭ）でおり、ダイレクトメモリアク
セス制御回路６から送られてくるディジタル信号を記憶
し、また以下で説明する演算処理装置の結果等を記憶す
る。８はグログラムメモリ（ＰＲＯＭ）であり、ディジ
タル継電装置としての機能をはたすためのプログラム等
を記憶する。９はディジタル入力回路（ＤＩ）であり、
整定回路５の出力である整定値や、強制動作等の外部条
件を取込む。１０は演算処理装置であり、データメモリ
７とディジタル入力回路９の出力を取込んでプログラム
メモリ８のプログラムにしたがって保護演算等を行なう
。１１はディジタル出力回路（Ｄｏ）であり、前記演算
処理装置１０の演算処理結果としてのトリラグ指令等を
外部へ出力するＯ 上記構成を有するディジタル継電装置を複数回線系統の
保護に適用する場合、従来は次に説明する処理手順にし
たがい、系統の事故、脱調、過負荷等の検出を行なって
いた。In FIG. 1, 1 is a filter circuit (FIL) that removes unnecessary frequency components from the voltage and current of the system. 2
is a sample and hold circuit (S/H) that samples all inputs simultaneously. Reference numeral 3 is a multi-breather, which takes out necessary signals from a plurality of inputs from the sample-and-hold circuit 2. 4 is an analog/digital conversion circuit which sequentially converts the analog signal from the multiplexer 3 into a digital signal. 5 is a setting circuit (SET), which sets and stores setting values for the digital relay device, and also sets external conditions for forced operation of the digital relay device, etc. ・6 is a direct memory This access control circuit (DMA) operates to send the dizotal signal which is the output of the analog/7J digital conversion circuit 4 to the data memory described below. A data memory (RAM) 7 stores digital signals sent from the direct memory access control circuit 6, and also stores results of the arithmetic processing device described below. A program memory (PROM) 8 stores programs and the like for functioning as a digital relay device. 9 is a digital input circuit (DI);
The setting value which is the output of the setting circuit 5 and external conditions such as forced operation are taken in. Reference numeral 10 denotes an arithmetic processing unit which takes in the outputs of the data memory 7 and the digital input circuit 9 and performs protection calculations etc. according to the program in the program memory 8. Reference numeral 11 denotes a digital output circuit (Do), which outputs trilag commands and the like as the arithmetic processing results of the arithmetic processing device 10 to the outside. Conventionally, system accidents, step-outs, overloads, etc. have been detected in accordance with the processing procedure described below.

第２図は２重母線に対して４回線の送電線が接続されて
いる電気所において、脱調と不足周波数を検出する場合
のディジタル継電装置の処理フロー図を示す。第２図に
おいて、ステラ７’１２は回線指定処理部であり脱調検
出を行なうべき回線を順次指定する。次にステラｆ１３
の第１の比較部へ移り、前記回線指定処理の出力である
ＮがＮ〉５であるか否かを判定し、Ｎ〉５であればステ
ップ１４の回線指定初期化部へ移ってＮをＮ＝１にセッ
トする。又、Ｎ〉５でないとき及びステラｆ１４の経過
後はステ、ｆ１５へ移り、指定された回線のデータの゛
電流、電圧データを読出す。ステップ１６は脱調検出処
理部であシ、前記ステップ１５によって与えられた各デ
ータを用いて脱調検出処理を行なう。ステップ１７は第
２の比較部でオシ、前記税調検出処理部１６の結果によ
って該当処理回線が税調であると判定された時、該当回
線に対してトリラグ指令を出力し、税調でない時、処理
を次段へ進める。ステノア’１８は第３の比較部であり
、税調検出を行なうべき全回線処理が済んだか否かを判
断する。そして未終了（Ｎ＃４）のとさはステラ７’１
２へ戻し、又、全回線の処理が終了（Ｎ＝４　）　Ｌ　
九時は次のステラｆ１９へ処理を移す。FIG. 2 shows a processing flow diagram of a digital relay device when detecting synchronization and underfrequency in an electric station where four transmission lines are connected to a double bus. In FIG. 2, Stella 7'12 is a line designation processing section that sequentially designates the lines on which step-out detection should be performed. Next Stella f13
The process moves to the first comparison section in step 14, and determines whether or not N, which is the output of the line designation process, is N>5. If N>5, the process moves to the line designation initialization part in step 14, where N is Set N=1. Also, when N>5 is not satisfied and after Stella f14 has elapsed, the process moves to Step f15 and the current and voltage data of the designated line data is read out. Step 16 is a step-out detection processing section, which performs step-out detection processing using each data provided in step 15. In step 17, the second comparing section outputs a trilag command to the corresponding line when it is determined that the corresponding processing line is tax-adjusted based on the result of the tax adjustment detection processing section 16, and when it is not tax-adjusted, the processing is executed. Proceed to the next step. Stenoor'18 is the third comparison unit and determines whether all lines for which tax adjustment detection is to be performed have been completed. And the unfinished (N#4) tosa is Stella 7'1
Return to 2, and processing of all lines is completed (N=4) L
At 9 o'clock, processing is transferred to the next Stella f19.

ステップ１９は母線重圧データの読出し処理部であり母
線の電流、電圧データをデータメモリ７から読出す。ス
テ、７’２０は不足周波数検出処理部でめシ、ステップ
１９の母線電圧データ読出し部によって与えられたデー
タを用いて周波数の異常な低下を検出する。ステ、グ２
１は第４の比較部でメク、前記ステラ７°２０の結果に
よって周波数の異常な低下と判定された時トリップ出力
を発生し、異常な低下でない時、ステップ１２へ戻す。Step 19 is a bus bar pressure data read processing section which reads bus bar current and voltage data from the data memory 7. Step 7'20 is an underfrequency detection processing section that detects an abnormal drop in frequency using the data given by the bus voltage data reading section of step 19. Ste, Gu2
1 generates a trip output when the fourth comparison section determines that there is an abnormal drop in frequency based on the result of the above-mentioned Stella 7°20, and returns to step 12 when it is not an abnormal drop.

なお、脱調検出及び不足周波数検出の具体的処理方法に
関しては、夫々インピーダンス測定方式及び周期測定方
式などが存在するが、これらは既に良く知られているた
め、ここでは説明を省略する。Regarding specific processing methods for step-out detection and underfrequency detection, there are impedance measurement methods and period measurement methods, respectively, but since these are already well known, their explanations will be omitted here.

〔背景技術の問題点〕[Problems with background technology]

上記したディジタル継電装置ｔ−複数回線を有する電気
所の脱調検出及び不足周波数検出などに適用する場合、
検出精度及び動作時間を考慮するとその検出回線数には
一定の限界がある。したがって、この限界以上の回線数
に対する検出全行なうためには、複数のディジタル継電
装置の設置が必要になる。一般的に云って、税調ヲ生じ
易い回線は系統構成上から事前にわかっている場合が多
いため、その該当回線に対する電流、電圧データのみを
ケーブル等を介してデ（ジタル継電装置に取込むことに
より、少数回線に対する脱調検出を行なわせるのが通常
である。しかし、従来のディジタル継電装置には、系統
変更等によって脱調を生じ易い回線が変９た場合、電流
、電圧データをディジタル継電装置に取込むケーブル等
の接続変更など長時間の作業を必要とし、そのため長時
間の系統運用停止が必要となる欠点を有している◎〔発
明の目的〕 本発明は上記欠点を解決することを目的としてなされた
ものでオシ、系統変更等に対して適応性のあるディジタ
ル継電装置を提供することを目的としている。When the digital relay device described above is applied to out-of-step detection and underfrequency detection in electrical stations with multiple lines,
Considering detection accuracy and operation time, there is a certain limit to the number of detection lines. Therefore, in order to perform all the detections for the number of lines exceeding this limit, it is necessary to install a plurality of digital relay devices. Generally speaking, lines that are likely to cause tax adjustments are often known in advance from the system configuration, so only the current and voltage data for that line is input to the digital relay device via cables, etc. Therefore, it is common practice to perform step-out detection for a small number of lines.However, conventional digital relay devices do not allow current and voltage data to be detected when a line that is prone to step-out changes due to system changes, etc.9. This method requires a long period of time to change the connections of cables etc. to be taken into the digital relay device, and has the drawback of requiring a long period of system operation stoppage. The purpose of this invention is to provide a digital relay device that is adaptable to system changes, etc.

〔発明の概要〕[Summary of the invention]

本発明では、電力系統を構成する母線電圧と、この母線
に連らなる複数回線の電流、電圧データをデータメモリ
に記憶させておき、これらのうちの任意回線及び母線の
各データを回線設定部によって選び出し、前記設定部に
よって指定されたデータを用いて演算処理をさせようと
するものである。In the present invention, the bus voltage that constitutes the power system and the current and voltage data of multiple lines connected to this bus are stored in a data memory, and each data of any line and bus among these is stored in the line setting section. The data specified by the setting section is used to perform arithmetic processing.

〔発明の実施例〕[Embodiments of the invention]

以下図面を参照して実施例を説明する。第３図は本発明
によるディジタル継電装置の一実施例を示すブロック構
成図である。第３図において符号工ないし１１は第１図
に対応している。２２は回線設定部（ＳＥＴＩ）であり
被検出回線を外部操作によって設定する。２３Ｆ′ｉデ
ィジタル入力部（ＤＩＩ）であシ、前記回線設定部２２
による設定結果を演算部１０に取込む。その他の構成は
第１図と同様である。Examples will be described below with reference to the drawings. FIG. 3 is a block diagram showing an embodiment of the digital relay device according to the present invention. In FIG. 3, numerals 1 to 11 correspond to those in FIG. Reference numeral 22 denotes a line setting unit (SETI) which sets the line to be detected by external operation. 23F'i digital input section (DII), the line setting section 22
The setting results are taken into the arithmetic unit 10. The other configurations are the same as in FIG. 1.

第４図は第３図図示のディジタル継電装置の処理フロー
図である。第４図において、ステ、ｆ２４は被脱調検出
回線取込み部であり、回線設定部２２によって設定され
、かつディジタル入力部２３を介して単一あるいは複数
の回線を取込んでデータメモリ７へ記憶させる。次いで
ステ、７′′２５の被脱調検出回線読出し部へ移り、デ
ータメモリ７に記憶されている被脱調検出回線を読出す
。FIG. 4 is a processing flow diagram of the digital relay device shown in FIG. 3. In FIG. 4, step f24 is an out-of-step detection line acquisition section, which is set by the line setting section 22, takes in a single or multiple lines via the digital input section 23, and stores it in the data memory 7. let Next, the process moves to the out-of-step detected line reading section of step 7''25, and the out-of-step detected line stored in the data memory 7 is read out.

２６は該当１回線データ読出し部であシ、前記被脱調検
出回線読出し部２５の結果にもとづいて税調検出を行な
うべき該当１回線に対して電流、電圧データをデータメ
モリ７から読出す。ステップ２７は税調検出処理部であ
り、該当１回線の電流、電圧データを用いて税調検出処
理を行なう。ステ、グ２８は第１の比較部であり、前記
した当該処理回線が税調であるか否かを判定する。ここ
で脱調であると判定されるとトリ、ゾ指令を出力し、脱
調でない場合は次段の処理へ進む。ステ２．グ２９は第
２の比較部であり、全該当回線に対する脱調検出処理が
終了したか否かを判定する。そして全該当回線に対する
処理が未終了であればステラｆ２６の１回線データ読出
し部２６へ処理を戻し、終了している時はステップ１９
以下の従来同様の処理へ移す。Reference numeral 26 denotes a corresponding one-line data reading section, which reads current and voltage data from the data memory 7 for the corresponding one line on which tax adjustment detection is to be performed based on the result of the out-of-step detected line reading section 25. Step 27 is a tax adjustment detection processing section, which performs tax adjustment detection processing using the current and voltage data of the corresponding one line. Step 28 is a first comparing section, which determines whether or not the aforementioned processing line is tax-adjusted. If it is determined that the synchronization is out of synchronization, the TRI and Z commands are output, and if the synchronization is not out of synchronization, the process proceeds to the next stage. Step 2. Reference numeral 29 is a second comparison unit that determines whether or not the step-out detection process for all applicable lines has been completed. If the processing for all applicable lines has not been completed, the process is returned to the single line data reading unit 26 of the Stella f26, and if it has been completed, step 19
Proceed to the following conventional processing.

なお、ステップＩ　９　、２０　、２１の各処理は前記
した第２図の場合と同様であるため説明は省略する。Note that each process in steps I 9 , 20 , and 21 is the same as in the case of FIG. 2 described above, and therefore a description thereof will be omitted.

絹５図は同線設定部の一実施例構成図である。Figure 5 is a configuration diagram of an embodiment of the line setting section.

なお、図中の符号２２．２３は第３図に対応している。Note that numerals 22 and 23 in the figure correspond to those in FIG.

２２ａは回線設定部２２を構成するタップであり、夕、
ゾ２２ａの片端はディジタル入力部２３に、また他端は
Ｏｖに接続されている。したがって任意のタップ２２ａ
に対してプラグを挿入することにより、演算処理部１０
で検出すべき回線金ディジタル入力部２３を介して取込
む。22a is a tap that constitutes the line setting section 22;
One end of the sensor 22a is connected to the digital input section 23, and the other end is connected to Ov. Therefore, any tap 22a
By inserting a plug into the arithmetic processing unit 10
The line money to be detected is taken in via the digital input section 23.

第６図は回線設定部の他の実施例構成図である。FIG. 6 is a block diagram of another embodiment of the line setting section.

本実施例においては回転スイッチを用いた場合が示され
る。なお、本実施例においても図中の符号は第３図に対
応している。２２ｂは回線設定部を構成する回転スイッ
チ４の接点であってディジタル入力部２３に接続され、
共通端子はＯＶに接続されている。この場合も回転スイ
ッチ全操作することにより、演算処理部１ｏで検出処理
すべき回線をディジタル入力部２３を介して取込むこと
が可能である。In this embodiment, a case is shown in which a rotary switch is used. Note that in this embodiment as well, the reference numerals in the drawings correspond to those in FIG. 3. 22b is a contact point of the rotary switch 4 constituting the line setting section and is connected to the digital input section 23;
The common terminal is connected to OV. In this case as well, by fully operating the rotary switch, it is possible to input the line to be detected and processed by the arithmetic processing section 1o via the digital input section 23.

なお、上記実施例では税調検出なる一つの検出要素に対
して適用回線全選択し、ディジタル処理を行なわせる場
合を示したが、これに限定されるものではなく、税調検
出、過負荷検出、事故検出等の各検出方式の異なる複数
の検出要素に対しても同じくディジタル処理が可能であ
ることは明らかである。In addition, in the above embodiment, a case is shown in which all applicable lines are selected and digital processing is performed for one detection element, tax adjustment detection, but this is not limited to this, and tax adjustment detection, overload detection, accident detection It is clear that digital processing is also possible for a plurality of detection elements using different detection methods.

〔発明の効果〕〔Effect of the invention〕

以上説明した如く、本発明によれば母線及びこれに連ら
なる全回線の電流、電圧データをデータメモリに記憶さ
せておき、系統構成から予じめ想定される少数の回線に
対する電流、電圧データのみを、データメモリから読出
して、その少数の回線のみに関する検出処理を行なわせ
るよう構成したので、高速かつ高精度な検出処理が可能
であるばかりか、系統構成の変更に際して高い適応性を
イ１するｆ、　４ジタル継電装置を提供できる。As explained above, according to the present invention, current and voltage data of a bus bar and all lines connected thereto are stored in a data memory, and current and voltage data for a small number of lines assumed in advance from the system configuration are stored. Since the configuration is configured such that only a small number of lines are read out from the data memory and detection processing is performed on only those few lines, not only high-speed and highly accurate detection processing is possible, but also high adaptability is achieved when changing the system configuration. We can provide a 4-digital relay device.

【図面の簡単な説明】[Brief explanation of drawings]

；：＋＜　１図は従来のディジタル継電装置の回路構成
図、第２図は従来のディジタル継電装置の処理フロー図
、第３図は本発明によるディジタル継電装置の一実施例
を示す回路構成図、第４図は本発明によるディジタル継
電装置の一実施例を示す処理７０−図、第５図は回線設
定部の一実施例構成図、第６図は回線設定部の他の実施
例構成図である。 １・・・フィルタ回路、　　２・・・サンダルホールド
回路、３・・・マルチプレクサ、 ４・・・アナログ・ディジタル変換回路、５・・・整定
回路、 ６・・・ダイレクトメモリアクセス制御回路、７・・・
データメモリ、　　　８・・・プログラムメモリ、９・
・・ディジタル入力回路、ｌＯ・・・演算処理装置、１
１・・・ディジタル出力回路、 ２２・・・回線設定部、　　　２２・・・ディジタル入
力部。 特許出願人　東京芝浦電気株式会社;:+< Fig. 1 shows a circuit configuration diagram of a conventional digital relay device, Fig. 2 shows a processing flow diagram of a conventional digital relay device, and Fig. 3 shows an embodiment of a digital relay device according to the present invention. A circuit configuration diagram, FIG. 4 is a processing 70-diagram showing one embodiment of the digital relay device according to the present invention, FIG. 5 is a configuration diagram of one embodiment of the line setting section, and FIG. It is an example configuration diagram. DESCRIPTION OF SYMBOLS 1... Filter circuit, 2... Sandal hold circuit, 3... Multiplexer, 4... Analog-digital conversion circuit, 5... Setting circuit, 6... Direct memory access control circuit, 7.・・・
Data memory, 8... Program memory, 9.
...Digital input circuit, lO... Arithmetic processing unit, 1
1... Digital output circuit, 22... Line setting section, 22... Digital input section. Patent applicant Tokyo Shibaura Electric Co., Ltd.

Claims (1)

【特許請求の範囲】[Claims] 単一乃至複数の母線電圧及び前記母線に連らなる複数回
線の電流、・電圧データを夫々入力として有するディジ
タル継電装置において、前記各母線の電圧データ及び前
記複数回線の電流及び電圧データ全記憶する手段と、前
記記憶された各データの中から母線電圧及び予じめ想定
される任意回線の４流、電圧データを指定する回線設定
部とをそなえ、前記回線設定部により指定されたデータ
を用いて、任意回線に対する保護及び制御処理を行なわ
せることを特徴とするディジタル継電装置。In a digital relay device having single or plural bus voltages and current/voltage data of a plurality of lines connected to the bus bars as inputs, the voltage data of each bus bar and the current and voltage data of the plurality of lines are all stored. and a line setting section for specifying the bus voltage and four streams and voltage data of an arbitrary line assumed in advance from among the stored data, A digital relay device characterized in that it can be used to perform protection and control processing for arbitrary lines.