JPS5915569B2 - 位相比較器 - Google Patents
位相比較器Info
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- JPS5915569B2 JPS5915569B2 JP53154207A JP15420778A JPS5915569B2 JP S5915569 B2 JPS5915569 B2 JP S5915569B2 JP 53154207 A JP53154207 A JP 53154207A JP 15420778 A JP15420778 A JP 15420778A JP S5915569 B2 JPS5915569 B2 JP S5915569B2
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
Landscapes
- Manipulation Of Pulses (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】
本発明は2信号間の位相差を直流電圧に変換する位相比
較器に於いて、高周波成分のすくない位相比較器に関す
る。
較器に於いて、高周波成分のすくない位相比較器に関す
る。
第1図はフェーズ・ロック・/L’−7’(P 、 L
。
。
L)のブロック図である。
第1図において、1は位相比較器であり、入力信号fr
とf。
とf。
との位相差を直流電圧に変換する。
2は低域P波器、3は電圧制御発振器、4はN分周器で
ある。
ある。
2の低域P波器は1の位相比較器の波形より直流成分を
抽出すると共にフェーズ・ロック・ループ系全体の応答
特性を決める働きをしている。
抽出すると共にフェーズ・ロック・ループ系全体の応答
特性を決める働きをしている。
1の位相比較器としてはアナログ回路、ディジタル回路
を含め種種のものが考案されている。
を含め種種のものが考案されている。
第2図は従来のアナログ型の位相比較器であり、変調器
を利用したものである。
を利用したものである。
今ω、−ω、+Δω2ω1として5の変調器の入力A及
びBに2信号cosω tとcos (ω。
びBに2信号cosω tとcos (ω。
t+θ)=cos ((ω 十Δω)t+θ)r
rが入力した場合、出力Cには−(cos((2ω
1+Δω)t+θ) −+−CO3(Δω・t+θ)〕
が現われる。
rが入力した場合、出力Cには−(cos((2ω
1+Δω)t+θ) −+−CO3(Δω・t+θ)〕
が現われる。
この出力の第1項目、cos ((2ω、+Δω)t+
θ)は高周波成分であり、2の低域F波器で除去され、
第2項目、cos (Δω・t+θ)が抽出される。
θ)は高周波成分であり、2の低域F波器で除去され、
第2項目、cos (Δω・t+θ)が抽出される。
COS (Δω・t+θ)の中で、Δω・tは変化分で
あり、この変化により直流電圧が変化し、3の電圧制御
発振器の周波数を制御する。
あり、この変化により直流電圧が変化し、3の電圧制御
発振器の周波数を制御する。
さて、5の変調器の出力の第1項目、cos ((2ω
、十Δω)t+θ)は2低域涙波器で除去されるわけで
あるが、その減衰量は、2の低減P波器の特性によって
決まる。
、十Δω)t+θ)は2低域涙波器で除去されるわけで
あるが、その減衰量は、2の低減P波器の特性によって
決まる。
cos ((2ω、+Δω)t+θ)が2の低域p波器
で充分減衰されないと、cos ((2ω、+Δω)t
+θ)の成分が直流成分cos (Δω・t+θ)に重
畳し、3の電圧制御発振器の出力にFM性の雑音として
現われる。
で充分減衰されないと、cos ((2ω、+Δω)t
+θ)の成分が直流成分cos (Δω・t+θ)に重
畳し、3の電圧制御発振器の出力にFM性の雑音として
現われる。
この為不純波の少ない出力を得る為に、2の低域F波器
のカット・オフ点を低くする必要かあるが、一方、2の
低域F波器の特性は、フェーズ・ロック・ループの系全
体の特性を左右するものであり、カット・オフ点を低く
すると系の応答時間が長くなってしまう問題がある。
のカット・オフ点を低くする必要かあるが、一方、2の
低域F波器の特性は、フェーズ・ロック・ループの系全
体の特性を左右するものであり、カット・オフ点を低く
すると系の応答時間が長くなってしまう問題がある。
このように出力の不純波と系の応答特性が相互に関連し
合っている為、それらの要求が対立した場合、必ずしも
最適設計することができず、2の低域P波器の設計に苦
慮することになる。
合っている為、それらの要求が対立した場合、必ずしも
最適設計することができず、2の低域P波器の設計に苦
慮することになる。
第3図は高周波成分の比較的少くない従来の位相比較器
であり、サンプル・ホールド回路を利用したものである
。
であり、サンプル・ホールド回路を利用したものである
。
6は鋸歯状波発生器であり、f。の信号を受け・もの周
期の鋸歯状波を発生す、る・7°許゛−1回路7あり・
f、0)信号を受け・G周期でτ時間だけゲートを開き
鋸歯状波をサンプリングする。
期の鋸歯状波を発生す、る・7°許゛−1回路7あり・
f、0)信号を受け・G周期でτ時間だけゲートを開き
鋸歯状波をサンプリングする。
サンプリングされた鋸歯状波の電圧は8のホールド回路
に保持される。
に保持される。
第3図の各部分の波形のタイム・チャートを第4図に示
しである。
しである。
Aは1周期の鋸歯状波の波形であり、8は fO
−周期のゲート・パルスの波形であり、CはすfO
ンプリングされ、ホールドされた電圧波形である。
■
frの同波数、又は位相が変化すればi周期の鋸歯状波
のサンプリングする箇所が変化し、Cの直流電圧も変わ
る。
のサンプリングする箇所が変化し、Cの直流電圧も変わ
る。
8のホールド回路はコンデンサに電荷を蓄積、保持する
ものであり、サンプリングした鋸歯状波の電圧の変化に
応じてコンデンサを充・放電しなければならない為、ゲ
ート・パルスはある一定の時間幅にわたり、τを持たな
ければならない。
ものであり、サンプリングした鋸歯状波の電圧の変化に
応じてコンデンサを充・放電しなければならない為、ゲ
ート・パルスはある一定の時間幅にわたり、τを持たな
ければならない。
このτ時間内にも鋸歯状波は変化するのでホールド回路
の出力の電圧波形も変化する。
の出力の電圧波形も変化する。
又、7のゲート回路は、高速でサンプリングする為、半
導体スイッチを用いるが、寄生容量などにより、ホール
ド回路の出力の直流電圧に、ゲート・パルスの影響によ
り、インパルス性の雑音が誘導される。
導体スイッチを用いるが、寄生容量などにより、ホール
ド回路の出力の直流電圧に、ゲート・パルスの影響によ
り、インパルス性の雑音が誘導される。
これらの影響によりホールド回路の出力はCの如く、直
流電圧に高周波の雑音成分が重畳される。
流電圧に高周波の雑音成分が重畳される。
以上説明したように、第3図の位相比較器は第2図の位
相比較器に比べて、明らかに直流成分に対して、高周波
成分の割合が少くなっているが、まだかなり、高周波成
分が含まれている。
相比較器に比べて、明らかに直流成分に対して、高周波
成分の割合が少くなっているが、まだかなり、高周波成
分が含まれている。
従って本発明は従来の技術の上記欠点を改善するもので
、その目的は位相比較器の出力の高周波成分を減らすこ
とにより、位相比較器につながる低域泥波器の特性を専
らフェーズ・ロック・ループの系の特性を最適に選ぶこ
とができるよう設計の自由度を広げることにある。
、その目的は位相比較器の出力の高周波成分を減らすこ
とにより、位相比較器につながる低域泥波器の特性を専
らフェーズ・ロック・ループの系の特性を最適に選ぶこ
とができるよう設計の自由度を広げることにある。
この目的を達成するための本発明の特徴は、第1筒波数
f。
f。
のN倍の周波数Nfoをその(,4)の周波数に分局す
る分局器と、分周器の各桁の出力に従−りて分局器の出
力をアナログ電圧に変換するD/A変換器と、D/A変
換器の出力を第2周波数frのパルス信号でサンプルす
るゲート回路と、ゲート回路の出力に接続されるホール
ド回路とを有し、ホールド回路の出力に第1周波数と第
2周波数の位相差に対応する電圧を得るごとき位相比較
器にある。
る分局器と、分周器の各桁の出力に従−りて分局器の出
力をアナログ電圧に変換するD/A変換器と、D/A変
換器の出力を第2周波数frのパルス信号でサンプルす
るゲート回路と、ゲート回路の出力に接続されるホール
ド回路とを有し、ホールド回路の出力に第1周波数と第
2周波数の位相差に対応する電圧を得るごとき位相比較
器にある。
本発明の別の特徴は、第1筒波数f。
のN倍の周波数Nfoをその(青)の周波数に分局する
分局器と、分局器の各桁の出力を第2周波数frのパル
ス信号に従って保持するラッチ回路と、該ラッチ回路の
各桁の出力をアナログ電圧に変換するD/A変換器とを
有し、D/A変換器の出力に第1周波数と第2周波数の
位相差に対応する電圧を得るごとき位相比較器にある。
分局器と、分局器の各桁の出力を第2周波数frのパル
ス信号に従って保持するラッチ回路と、該ラッチ回路の
各桁の出力をアナログ電圧に変換するD/A変換器とを
有し、D/A変換器の出力に第1周波数と第2周波数の
位相差に対応する電圧を得るごとき位相比較器にある。
好まし7くは、前述の第2周波数frのパルス信号のラ
ッチ回路への印加時刻が、周波数Nfoのパルスに従っ
て基準化される。
ッチ回路への印加時刻が、周波数Nfoのパルスに従っ
て基準化される。
以下図面により実施例を詳細に説明する。
第5図は本発明の第1の実施例のブロック図である。
10は電圧制御発振器であり、この発振周波数、MNf
oは11のMN分周器で分周される。
oは11のMN分周器で分周される。
この分局器のバイナリ出力は12のD/A変換器に入力
される。
される。
12のD/A変換器の出力は13のケート回路で二周期
のゲ゛−ト・パルスでサンf。
のゲ゛−ト・パルスでサンf。
ブリングされ、14のホールド回路で保持される。
14のホールド回路の保持電圧は9の低域P波器を通り
10の電圧制御発振器に印加され、この周波数を制御す
る。
10の電圧制御発振器に印加され、この周波数を制御す
る。
又、10の電圧制御発振器の発振周波数、MNfoは1
5の分周器でM分周され、Nfoとされ出力される。
5の分周器でM分周され、Nfoとされ出力される。
第6図は第5図の回路の各部の波形のタイム・チャート
であり、Dは12のD/A変換器の出力波形7あり・E
はG周期0ゲート“s□iv7.波形であり、Fは14
のホールド回路の出力波形である。
であり、Dは12のD/A変換器の出力波形7あり・E
はG周期0ゲート“s□iv7.波形であり、Fは14
のホールド回路の出力波形である。
本回路の動作を説明する。
10の電圧制御発振器で発振されたMNfoの周波数の
パルスは、11のMN分局器に入力されその状態を1づ
つ変化させる。
パルスは、11のMN分局器に入力されその状態を1づ
つ変化させる。
この変化は12のD/A変換器に送られ、その出力電圧
を変化させる。
を変化させる。
この電圧波形は第6図のDのような階段波となる。
つまり11の分局器にMNfoのパルスが入力されるた
びに(つまり−/MNf。
びに(つまり−/MNf。
時間ごとに)電圧がステップ状に変化していく。
そして、1/fo周期ごとに11の分局器はリセットさ
れ、12のD/A変換器の出力電圧は0にもどり、同じ
動作を繰り返す。
れ、12のD/A変換器の出力電圧は0にもどり、同じ
動作を繰り返す。
この階段波形は13のゲート回路で第6図のEのような
1/f 、周期のパルス幅τでゲート・パルスでサンプ
リングされ、14のホールド回路に保持される。
1/f 、周期のパルス幅τでゲート・パルスでサンプ
リングされ、14のホールド回路に保持される。
f、の周波数とf。の周波数が一致しでおり、ゲート・
パルスのパルス幅τ内で階段波が変化しない場合は、サ
ンプリング以前の保持電圧とサンプリングされた電圧は
同じであり、この場合、保持電圧は全く変化せず一定で
ある。
パルスのパルス幅τ内で階段波が変化しない場合は、サ
ンプリング以前の保持電圧とサンプリングされた電圧は
同じであり、この場合、保持電圧は全く変化せず一定で
ある。
又、frの周波数とf。
の周波数が変化し、サンプリングする箇所が変ったり、
ゲート・パルスのパルス幅τ内で階段波が変化した場合
、14のホールド回路の出力電圧は第6図のFのように
変化するが、これは直流電圧の変化と見なせる。
ゲート・パルスのパルス幅τ内で階段波が変化した場合
、14のホールド回路の出力電圧は第6図のFのように
変化するが、これは直流電圧の変化と見なせる。
しかし、13のケート回路でのゲート・パルスの影響に
よるインパルス性の雑音は直流電圧に重畳するが、この
インパルス性の雑音の周波数成分は非常に高く、この雑
音成分を除去するには、9の低域P波器のカット・オフ
周波数はかなり高くても満足できる。
よるインパルス性の雑音は直流電圧に重畳するが、この
インパルス性の雑音の周波数成分は非常に高く、この雑
音成分を除去するには、9の低域P波器のカット・オフ
周波数はかなり高くても満足できる。
この為、9の低域F波器の特性をカット・オフ周波数を
満足する範囲で、かなり自由に選択でき、系の応答特性
の設計の自由度を確保できる。
満足する範囲で、かなり自由に選択でき、系の応答特性
の設計の自由度を確保できる。
もちろん、14のホールド回路の出力電圧はステップ状
に変化する為、9の低域P波器のカット・オフ周波数が
高い場合、10の電圧制御発振器の周波数変化はステッ
プ状に変化する。
に変化する為、9の低域P波器のカット・オフ周波数が
高い場合、10の電圧制御発振器の周波数変化はステッ
プ状に変化する。
この為、所要の特性を満足するように周波数変化ステッ
プを充分小さくするように11の分局器の分局比MNを
選ぶ必要があり、この為、出力に15の分局器を挿入し
て、M分周してNfoを出力している。
プを充分小さくするように11の分局器の分局比MNを
選ぶ必要があり、この為、出力に15の分局器を挿入し
て、M分周してNfoを出力している。
もし、11の分周器の分周比がNで充分であればM=1
として、15の分局器をとり除くことも可能であり、又
、11の分周器の分周比がNでも太きすぎる場合は、1
1の分局器の上位の桁から必要ビット数だけ12のD/
A変換器に人力し、下位の桁は入力しなければ必要なス
テップ数だけ得られる。
として、15の分局器をとり除くことも可能であり、又
、11の分周器の分周比がNでも太きすぎる場合は、1
1の分局器の上位の桁から必要ビット数だけ12のD/
A変換器に人力し、下位の桁は入力しなければ必要なス
テップ数だけ得られる。
又、9の低域r波器のカット・オフ周波数をfr(’−
1fO)より充分低く、設計することが可能であれば9
の低域r波器の出力電圧はステップ状に変化せず、ゆる
やかな変化となり10の電圧制御発振器の周波数変化も
ゆるやかなものとなる。
1fO)より充分低く、設計することが可能であれば9
の低域r波器の出力電圧はステップ状に変化せず、ゆる
やかな変化となり10の電圧制御発振器の周波数変化も
ゆるやかなものとなる。
第7図は本発明の第2の実施例である。
10の電圧制御発振器の出力、MNfoは11の分周器
でMN分周される。
でMN分周される。
11の分局器のバイナリイ出力は16のラッチ回路で1
/fr周期のラッチ・パルスでラッチされ、その出力は
12のD/A変換器に入力される。
/fr周期のラッチ・パルスでラッチされ、その出力は
12のD/A変換器に入力される。
12のD/A変換器の出力電圧は9の低域P波器を通し
て10の電圧制御発振器の出力周波数を変化させる。
て10の電圧制御発振器の出力周波数を変化させる。
又、10の電圧制御発振器の出力は15の分局器でM分
周され、Nfoの周波数となり出力される。
周され、Nfoの周波数となり出力される。
本回路の動作を説明する。
11の分局器にMNfoのパルスが入力する度(′0″
から1″に変化する度)毎にその状態を1づつ変化させ
る。
から1″に変化する度)毎にその状態を1づつ変化させ
る。
この変化は16のラッチ回路の入力端子に加えられる。
16のラッチ回路では1/fr周期のラッチ・パルスが
入力されると入力された時のバイナリイ入力の状態(つ
まり、++ I I!、++ 071 )を読み込み1
2のD/A変換器に出力する。
入力されると入力された時のバイナリイ入力の状態(つ
まり、++ I I!、++ 071 )を読み込み1
2のD/A変換器に出力する。
16のラッチ回路に読み込まれた状態は次のラッチ・パ
ルスが入力されるまで保持される。
ルスが入力されるまで保持される。
16のラッチ回路の具体的な例としてはポジティブ・エ
ツジ・トリガーD型フリップ・フロップをあげることが
できる。
ツジ・トリガーD型フリップ・フロップをあげることが
できる。
この回路はトリガ入力の状態が0″からft 111に
変化する瞬間のD−入力端子の状態を読み込み出力する
。
変化する瞬間のD−入力端子の状態を読み込み出力する
。
このポジティブ・エツジ−D型F−Fを所要ビット数だ
け並べ各り一入力端子を11の分局器のバイナリイ出力
端子に接続し、各トリガ入力端子にラッチ・パルスを加
えてやれば良い。
け並べ各り一入力端子を11の分局器のバイナリイ出力
端子に接続し、各トリガ入力端子にラッチ・パルスを加
えてやれば良い。
16のラッチ回路の出力は12のD/A変換器で直流電
圧に変換される。
圧に変換される。
以上の動作のタイム・チャートを第8図に示している。
第8図に於いて、Gは11の分周器の入力パルスであり
、図に於いて、リセットと書いであるのは分局器がリセ
ットされるパルス位置、L番目、(L+1)番目と書、
いであるのはリセットの点からのL番目、及び(L+1
)番目のパルスを示している。
、図に於いて、リセットと書いであるのは分局器がリセ
ットされるパルス位置、L番目、(L+1)番目と書、
いであるのはリセットの点からのL番目、及び(L+1
)番目のパルスを示している。
Hは1/fr周期のラッチ・パルスであり、■は12の
D/A変換器の出力電圧を示している。
D/A変換器の出力電圧を示している。
T1.T2.T3はラッチ・パルスの立ち上がり(”
o ’“状態からの゛°1″状態に変化)の時刻を示し
ており、この瞬間16のラッチ回路に11の分局器の状
態が読み込まれる。
o ’“状態からの゛°1″状態に変化)の時刻を示し
ており、この瞬間16のラッチ回路に11の分局器の状
態が読み込まれる。
第8図に於いて、T1 に於いて、以前に16のラッチ
回路に読み込まれている状態とT1で読み込んだ状態が
一致している為、12のD/A変換器の出力電圧の波形
■は全く変化せず、又、T2ではT1で読み込まれた状
態に比べT2で読み込んだ状態がまたけ大きく、D/A
変換器の出力電圧波形■はステップ状に増加している。
回路に読み込まれている状態とT1で読み込んだ状態が
一致している為、12のD/A変換器の出力電圧の波形
■は全く変化せず、又、T2ではT1で読み込まれた状
態に比べT2で読み込んだ状態がまたけ大きく、D/A
変換器の出力電圧波形■はステップ状に増加している。
又、T3はT2で読み込んだ状態に比べ、T3で読み込
んだ状態が1だけ小さい場合を示しており、■の電圧波
形がステップ状に減少していることを示している。
んだ状態が1だけ小さい場合を示しており、■の電圧波
形がステップ状に減少していることを示している。
以上説明したように第2の実施例は第1の実施例に比べ
て、直流電圧をサンプリングするゲート回路と、サンプ
リングした直流電圧を保持するホールド回路の代わりに
、11の分局器のバイナリイ出力をディジクル的に読み
込み、保持するラッチ回路を用いることにより、ホール
ド回路のコンデンサを充・放電する時間を必要とせず、
瞬間的に電圧を変化させることかできる。
て、直流電圧をサンプリングするゲート回路と、サンプ
リングした直流電圧を保持するホールド回路の代わりに
、11の分局器のバイナリイ出力をディジクル的に読み
込み、保持するラッチ回路を用いることにより、ホール
ド回路のコンデンサを充・放電する時間を必要とせず、
瞬間的に電圧を変化させることかできる。
又、ゲート回路で直流電圧にゲート・パルスの影響によ
るインパルス性の雑音が重畳することをふせいている。
るインパルス性の雑音が重畳することをふせいている。
又、16のラッチ回路はラッチ・パルスのエツジで動作
する為、ラッチ・′パルスのデユーティ比(duty
ratio)は全く任意で良い。
する為、ラッチ・′パルスのデユーティ比(duty
ratio)は全く任意で良い。
以上のように動作する為、第2の実施例の回路に於いて
は、D/A変換器の出力電圧は第8図の■の如く、全く
高周波成分はなく、直流電圧の変化しか現れない。
は、D/A変換器の出力電圧は第8図の■の如く、全く
高周波成分はなく、直流電圧の変化しか現れない。
この為、9の低域p波器は直流電圧に重畳されている高
周波成分を減衰させる必要はなく、専らP、L、L系全
体の応答特性を最適にする為に特性を設計することがで
きる。
周波成分を減衰させる必要はなく、専らP、L、L系全
体の応答特性を最適にする為に特性を設計することがで
きる。
又、P、L、L系の応答を非常に速くする場合、9の低
域P波器をとり除くことも可能である(この場合P、L
、L系全体は1次系となる)。
域P波器をとり除くことも可能である(この場合P、L
、L系全体は1次系となる)。
第9図は本発明の第3の実施例である。
第9図の9〜12、及び15.16は第7図の同一番号
のブロックの機能、及び接続と同じであり、第2の実施
例と同じ動作を行なう。
のブロックの機能、及び接続と同じであり、第2の実施
例と同じ動作を行なう。
第9図で17はインパークであり、MNfoのパルスを
反転し、18のポジティブ・エツジ−D型フリップ・フ
ロップのトリが入力端子に印加される。
反転し、18のポジティブ・エツジ−D型フリップ・フ
ロップのトリが入力端子に印加される。
このD型F−FのD−入力端子にはfrのパルスが印加
され、この出力がラッチ・パルスとして、16のラッチ
回路のラッチ入力端子に印加される。
され、この出力がラッチ・パルスとして、16のラッチ
回路のラッチ入力端子に印加される。
第3の実施例は第2の実施例に比べて、ラッチ・パルス
の与え方が異なっている。
の与え方が異なっている。
以下動作を説明する。第10は動作のタイム・チャート
であり、第10図のJは10の電圧制御発振器の出力、
MNf。
であり、第10図のJは10の電圧制御発振器の出力、
MNf。
の波形であり、第8図のGと同じもので、リセットと書
かれているのは11の分局器がリセットされるパルス位
置、L番目、(L+1)番目と書いであるのはそれぞれ
リセットから数えたL番目、及び(L+1)番目のパル
スを示している。
かれているのは11の分局器がリセットされるパルス位
置、L番目、(L+1)番目と書いであるのはそれぞれ
リセットから数えたL番目、及び(L+1)番目のパル
スを示している。
第10図のKは17のインバーターの出力波形であり、
Jの波形を反転したものになっている。
Jの波形を反転したものになっている。
0は、frのパルス波形であり、Pは18のD型F ’
Fの出力波形を示している。
Fの出力波形を示している。
10の電圧制御発振器の出力、MNfoは17のインバ
ータで反転された後、18のD型F−Fのトリガ端子に
印加される。
ータで反転された後、18のD型F−Fのトリガ端子に
印加される。
18はポジティブ・エツジのD型F−Fであり、第10
図のKの波形の立上がり時に、D入力端子の状態を読み
込み出力に出す。
図のKの波形の立上がり時に、D入力端子の状態を読み
込み出力に出す。
18のD型F・FのD入力端子にはfrのパルスが印加
されており、D入力端子の状態が変化した場合、その変
化はトリガ入力端子の最初の立ち上がりの瞬間に出力に
現れる。
されており、D入力端子の状態が変化した場合、その変
化はトリガ入力端子の最初の立ち上がりの瞬間に出力に
現れる。
つまりD型F−Fの出力の変化は必ず第10図のKの立
ち上がり(つまりJの立ち下がり)の時点で起こる。
ち上がり(つまりJの立ち下がり)の時点で起こる。
第10図でT1の時間はJのパルスのL番目の立ち下が
りの時間に当たりT2は(L+1)番目のパルスの立ち
下がりの時間、T3はL番目のパルスの立ち下がりの時
間に当たる。
りの時間に当たりT2は(L+1)番目のパルスの立ち
下がりの時間、T3はL番目のパルスの立ち下がりの時
間に当たる。
0の波形は1/fr周期であるが、Pの波形は必ずしも
1/fr周期ではなく、1/MNf。
1/fr周期ではなく、1/MNf。
時間(一定であれば)の整数倍になる。
11の分周器は10の電圧制御発振器の出力、MNfo
のパルスの立ち上がりで動作する。
のパルスの立ち上がりで動作する。
以上のように第3の実施例では16のラッチ回路のラッ
チ・パルスとして、frのパルスをそのまま用いるので
はなくf、のパルスの立ち上がりの時間が10の電圧制
御発振器の出力、MNf。
チ・パルスとして、frのパルスをそのまま用いるので
はなくf、のパルスの立ち上がりの時間が10の電圧制
御発振器の出力、MNf。
の何番目のパルスの立ち下がりの直前にあるかを判別し
てMN foのその立ち下がりのところで16のラッチ
回路のラッチ・パルスを発生させている。
てMN foのその立ち下がりのところで16のラッチ
回路のラッチ・パルスを発生させている。
一方、11の分局器はMNfoのパルスの立ち上がりで
その状態を変化させる。
その状態を変化させる。
これは11の分局器の入力パルス、MNfoの立ち上が
りと、16のラッチ回路のラッチパルスの立ち上がりが
一致した場合、ラッチ回路に読み込まれる状態が不規則
になり易いので、これを防止する為のものである。
りと、16のラッチ回路のラッチパルスの立ち上がりが
一致した場合、ラッチ回路に読み込まれる状態が不規則
になり易いので、これを防止する為のものである。
第3の実施例は16のラッチ回路のラッチ・パルスの与
え方が第2の実施例と異なるだけでその他の動作は全く
同じである。
え方が第2の実施例と異なるだけでその他の動作は全く
同じである。
以上説明したように本発明の第1、第2、及び第3の実
施例のような位相比較器においてその出力電圧の高周波
成分を減らすことにより、出力の不純波が少なく、低域
r波器の特性を専ら系の応答の特性より決定することに
より、系の応答が最適なP、L、Lを設計することが可
能である。
施例のような位相比較器においてその出力電圧の高周波
成分を減らすことにより、出力の不純波が少なく、低域
r波器の特性を専ら系の応答の特性より決定することに
より、系の応答が最適なP、L、Lを設計することが可
能である。
特に系の応答時間が速いP、L、Lの場合、本発明の位
相比較器は有効である。
相比較器は有効である。
本発明は位相比較器の出力の高周波成分を低減している
ので、不純波特性の良い出力を有した系の応答特性の最
適な種々のフェーズ・ロック・ループ(P、L、L)を
構成できると共に、特に、その応答時間を短縮できる利
点があり以下のような応用が有効である。
ので、不純波特性の良い出力を有した系の応答特性の最
適な種々のフェーズ・ロック・ループ(P、L、L)を
構成できると共に、特に、その応答時間を短縮できる利
点があり以下のような応用が有効である。
(1)F−D−M伝送に於いて、各種の搬送波発生回路
は、その信頼性を高める為、現用、及び予備の回路を用
意しており、現用の回路が障害の場合予備に切り替える
方式が用いられている。
は、その信頼性を高める為、現用、及び予備の回路を用
意しており、現用の回路が障害の場合予備に切り替える
方式が用いられている。
今、現用の主発振器からの周波数、frlに同期して、
Nfoを発振しているP、L、Lを、予備の主発振器か
らの周波数、fre に切替える場合、fr n ””
fr eであるが、freとfrnは普通位相が異な
っている為応答時間の長いP・L、Lを用いると、その
発振周波数Nfoが長い時間不安定になる。
Nfoを発振しているP、L、Lを、予備の主発振器か
らの周波数、fre に切替える場合、fr n ””
fr eであるが、freとfrnは普通位相が異な
っている為応答時間の長いP・L、Lを用いると、その
発振周波数Nfoが長い時間不安定になる。
本発明の位相比較器を用いて、応答速度の速いP、L、
Lを構成すれば。
Lを構成すれば。
短時間でその発振周波数、Nfoは安定させる′ことが
可能である。
可能である。
(2)市民バンド(CB)l−ランシーバー等で、fr
の周波数に同期してN fO(foりfr)を発振させ
るP、L、LにおいてNを切り替えることにより、f4
間隔の多数の搬送波を選択、発生する回路を有するが、
本発明の位相比較器を用いることにより、素早く、通話
を確立することができる。
の周波数に同期してN fO(foりfr)を発振させ
るP、L、LにおいてNを切り替えることにより、f4
間隔の多数の搬送波を選択、発生する回路を有するが、
本発明の位相比較器を用いることにより、素早く、通話
を確立することができる。
(3) FSK(Frequency 5hift k
eying)復調回路に於いてFSX変調信号を受けて
2値の電圧レベルに弁別する回路にP、L、Lを用い位
相比較器の電圧変化を出力とする回路が用いられている
が、本発明の位相比較器を用い、低域p波器をとり除く
ことにより、非常に応答速度の速いFSX復調回路が構
成できる。
eying)復調回路に於いてFSX変調信号を受けて
2値の電圧レベルに弁別する回路にP、L、Lを用い位
相比較器の電圧変化を出力とする回路が用いられている
が、本発明の位相比較器を用い、低域p波器をとり除く
ことにより、非常に応答速度の速いFSX復調回路が構
成できる。
又、本発明の実施例2、及び3にはラッチ回路を用い状
態をディジクル的に読み込み保持しているので以下のよ
うな効果、応用が可能である。
態をディジクル的に読み込み保持しているので以下のよ
うな効果、応用が可能である。
(1)本発明の実施例2、及び3はf、が無くなった場
合、ラッチ回路に読み込まれた状態はそのまま保持され
るので電圧制御発振器は同期時の状態から自走に移る。
合、ラッチ回路に読み込まれた状態はそのまま保持され
るので電圧制御発振器は同期時の状態から自走に移る。
サンプル・ホールド回路による位相比較器もホールド回
路に制御電圧を保持しているが、ホールド回路にはコン
デンサが用いられている為、この漏れ電流等の影響で保
持されている電圧は徐々に変化してくる。
路に制御電圧を保持しているが、ホールド回路にはコン
デンサが用いられている為、この漏れ電流等の影響で保
持されている電圧は徐々に変化してくる。
これに比較してラッチ回路はディジタル値を保持してい
る為ラッチ・パルスが到来するまでその状態を保持して
おり制御電圧は安定である。
る為ラッチ・パルスが到来するまでその状態を保持して
おり制御電圧は安定である。
この為、本発明の実施例2、及び3の位相比較器を用い
たP、L、L回路は、入力信号の障害に強く、又、間欠
的に到来する入力信号に同期するP、L、Lとして応用
できる。
たP、L、L回路は、入力信号の障害に強く、又、間欠
的に到来する入力信号に同期するP、L、Lとして応用
できる。
(2)P、L、Lの同期検出回路も種々なものが考案さ
れているが、その一方法として、電圧制御発振器の制御
電圧が正常な範囲にあるか否かを検出する方法がある。
れているが、その一方法として、電圧制御発振器の制御
電圧が正常な範囲にあるか否かを検出する方法がある。
この検出回路として従来電圧比較回路が用いられていた
が、回路も複雑であり、基準電圧の温度変動があったり
精度がそれ程良くない等の欠点があった。
が、回路も複雑であり、基準電圧の温度変動があったり
精度がそれ程良くない等の欠点があった。
本発明の実施例2、及び3に於いては制御電圧の検出を
ラッチ回路の出力の状態をディジタル的に検出する(例
えば、ラッチ回路の出力が全て1″又は全てO″を検出
する。
ラッチ回路の出力の状態をディジタル的に検出する(例
えば、ラッチ回路の出力が全て1″又は全てO″を検出
する。
)ことζこより、簡単な回路で精度良く検出することが
可能である。
可能である。
第1図はフェーズ・ロック・ループ(P、L。
L)のブロック図、第2図は従来の位相比較器の回路図
、第3図は従来の別の位相比較器の回路図、第4図は第
3図の動作タイム・チャート、第5図は本発明の第1の
実施例によるP 、、L 、 Lの回路図、第6図はそ
の動作タイム・チャート、第7図は本発明の第2の実施
例によるP、L、Lの回路図、第8図はその動作タイム
・チャート、第9図は本発明の第3の実施例によるP、
L、Lの回路図、第10図はその動作タイム・チャート
である。 1・・・・・・位相比較器、2・・・・・・低域P波器
、3・・・・・・電圧制御発振器、4・・・・・・分周
器、5・・・・・・変調器、6・・・・・・鋸歯状波器
、7・・・・・・ゲート回路、8・・・・・・ホールド
回路、9・・・・・・低域瀘波器、10・・・・・・電
圧側(財)発振器、11・・・・・・分周器、12・・
・・・・D/A変換器、13・・・−・・ゲート回路、
14・・・・・・ホールド回路、15・・・・・・分周
器、16・・・・・・ラッチ回路、17・・・・・・イ
ンバータ、18・・・・・・D型フリップ・フロップ。
、第3図は従来の別の位相比較器の回路図、第4図は第
3図の動作タイム・チャート、第5図は本発明の第1の
実施例によるP 、、L 、 Lの回路図、第6図はそ
の動作タイム・チャート、第7図は本発明の第2の実施
例によるP、L、Lの回路図、第8図はその動作タイム
・チャート、第9図は本発明の第3の実施例によるP、
L、Lの回路図、第10図はその動作タイム・チャート
である。 1・・・・・・位相比較器、2・・・・・・低域P波器
、3・・・・・・電圧制御発振器、4・・・・・・分周
器、5・・・・・・変調器、6・・・・・・鋸歯状波器
、7・・・・・・ゲート回路、8・・・・・・ホールド
回路、9・・・・・・低域瀘波器、10・・・・・・電
圧側(財)発振器、11・・・・・・分周器、12・・
・・・・D/A変換器、13・・・−・・ゲート回路、
14・・・・・・ホールド回路、15・・・・・・分周
器、16・・・・・・ラッチ回路、17・・・・・・イ
ンバータ、18・・・・・・D型フリップ・フロップ。
Claims (1)
- 【特許請求の範囲】 1 第1周波数f。 のN倍の周波数Nfoをその(1/N)の周波数に分周
する分局器と、分局器の各桁の出力に従って分局器の出
力をアナログ電圧に変換するD/A変換器と、D/A変
換器の出力を第2周波数frのパルス信号でサンプルす
るゲート回路と、ゲ゛−ト回路の出力に接続されるホー
ルド回路とを有し、ホールド回路の出力に第1周波数と
第2周波数の位相差に対応する電圧を得ることを特徴と
する位相比較器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP53154207A JPS5915569B2 (ja) | 1978-12-15 | 1978-12-15 | 位相比較器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP53154207A JPS5915569B2 (ja) | 1978-12-15 | 1978-12-15 | 位相比較器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5580924A JPS5580924A (en) | 1980-06-18 |
JPS5915569B2 true JPS5915569B2 (ja) | 1984-04-10 |
Family
ID=15579175
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP53154207A Expired JPS5915569B2 (ja) | 1978-12-15 | 1978-12-15 | 位相比較器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5915569B2 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6455062U (ja) * | 1987-10-01 | 1989-04-05 | ||
JPS6455065U (ja) * | 1987-10-01 | 1989-04-05 | ||
JPS6455066U (ja) * | 1987-10-01 | 1989-04-05 | ||
JPH0528054Y2 (ja) * | 1987-10-01 | 1993-07-19 |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6077526A (ja) * | 1983-10-05 | 1985-05-02 | Fujitsu Ltd | 位相同期回路 |
JPH01117420A (ja) * | 1987-10-29 | 1989-05-10 | Nec Corp | 位相比較回路 |
-
1978
- 1978-12-15 JP JP53154207A patent/JPS5915569B2/ja not_active Expired
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6455062U (ja) * | 1987-10-01 | 1989-04-05 | ||
JPS6455065U (ja) * | 1987-10-01 | 1989-04-05 | ||
JPS6455066U (ja) * | 1987-10-01 | 1989-04-05 | ||
JPH0528054Y2 (ja) * | 1987-10-01 | 1993-07-19 |
Also Published As
Publication number | Publication date |
---|---|
JPS5580924A (en) | 1980-06-18 |
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