JPS5915569B2 - 位相比較器 - Google Patents

Description

【発明の詳細な説明】 本発明は２信号間の位相差を直流電圧に変換する位相比
較器に於いて、高周波成分のすくない位相比較器に関す
る。

第１図はフェーズ・ロック・／Ｌ’−７’（Ｐ 、 Ｌ
。

Ｌ）のブロック図である。

第１図において、１は位相比較器であり、入力信号ｆｒ
とｆ。

との位相差を直流電圧に変換する。

２は低域Ｐ波器、３は電圧制御発振器、４はＮ分周器で
ある。

２の低域Ｐ波器は１の位相比較器の波形より直流成分を
抽出すると共にフェーズ・ロック・ループ系全体の応答
特性を決める働きをしている。

１の位相比較器としてはアナログ回路、ディジタル回路
を含め種種のものが考案されている。

第２図は従来のアナログ型の位相比較器であり、変調器
を利用したものである。

今ω、−ω、＋Δω２ω１として５の変調器の入力Ａ及
びＢに２信号ｃｏｓω ｔとｃｏｓ （ω。

ｔ＋θ）＝ｃｏｓ （（ω 十Δω）ｔ＋θ）ｒ

ｒが入力した場合、出力Ｃには−（ｃｏｓ（（２ω
１＋Δω）ｔ＋θ） −＋−ＣＯ３（Δω・ｔ＋θ）〕
が現われる。

この出力の第１項目、ｃｏｓ （（２ω、＋Δω）ｔ＋
θ）は高周波成分であり、２の低域Ｆ波器で除去され、
第２項目、ｃｏｓ （Δω・ｔ＋θ）が抽出される。

ＣＯＳ （Δω・ｔ＋θ）の中で、Δω・ｔは変化分で
あり、この変化により直流電圧が変化し、３の電圧制御
発振器の周波数を制御する。

さて、５の変調器の出力の第１項目、ｃｏｓ （（２ω
、十Δω）ｔ＋θ）は２低域涙波器で除去されるわけで
あるが、その減衰量は、２の低減Ｐ波器の特性によって
決まる。

ｃｏｓ （（２ω、＋Δω）ｔ＋θ）が２の低域ｐ波器
で充分減衰されないと、ｃｏｓ （（２ω、＋Δω）ｔ
＋θ）の成分が直流成分ｃｏｓ （Δω・ｔ＋θ）に重
畳し、３の電圧制御発振器の出力にＦＭ性の雑音として
現われる。

この為不純波の少ない出力を得る為に、２の低域Ｆ波器
のカット・オフ点を低くする必要かあるが、一方、２の
低域Ｆ波器の特性は、フェーズ・ロック・ループの系全
体の特性を左右するものであり、カット・オフ点を低く
すると系の応答時間が長くなってしまう問題がある。

このように出力の不純波と系の応答特性が相互に関連し
合っている為、それらの要求が対立した場合、必ずしも
最適設計することができず、２の低域Ｐ波器の設計に苦
慮することになる。

第３図は高周波成分の比較的少くない従来の位相比較器
であり、サンプル・ホールド回路を利用したものである
。

６は鋸歯状波発生器であり、ｆ。の信号を受け・もの周
期の鋸歯状波を発生す、る・７°許゛−１回路７あり・
ｆ、０）信号を受け・Ｇ周期でτ時間だけゲートを開き
鋸歯状波をサンプリングする。

サンプリングされた鋸歯状波の電圧は８のホールド回路
に保持される。

第３図の各部分の波形のタイム・チャートを第４図に示
しである。

Ａは１周期の鋸歯状波の波形であり、８は ｆＯ −周期のゲート・パルスの波形であり、ＣはすｆＯ ンプリングされ、ホールドされた電圧波形である。

■ ｆｒの同波数、又は位相が変化すればｉ周期の鋸歯状波
のサンプリングする箇所が変化し、Ｃの直流電圧も変わ
る。

８のホールド回路はコンデンサに電荷を蓄積、保持する
ものであり、サンプリングした鋸歯状波の電圧の変化に
応じてコンデンサを充・放電しなければならない為、ゲ
ート・パルスはある一定の時間幅にわたり、τを持たな
ければならない。

このτ時間内にも鋸歯状波は変化するのでホールド回路
の出力の電圧波形も変化する。

又、７のゲート回路は、高速でサンプリングする為、半
導体スイッチを用いるが、寄生容量などにより、ホール
ド回路の出力の直流電圧に、ゲート・パルスの影響によ
り、インパルス性の雑音が誘導される。

これらの影響によりホールド回路の出力はＣの如く、直
流電圧に高周波の雑音成分が重畳される。

以上説明したように、第３図の位相比較器は第２図の位
相比較器に比べて、明らかに直流成分に対して、高周波
成分の割合が少くなっているが、まだかなり、高周波成
分が含まれている。

従って本発明は従来の技術の上記欠点を改善するもので
、その目的は位相比較器の出力の高周波成分を減らすこ
とにより、位相比較器につながる低域泥波器の特性を専
らフェーズ・ロック・ループの系の特性を最適に選ぶこ
とができるよう設計の自由度を広げることにある。

この目的を達成するための本発明の特徴は、第１筒波数
ｆ。

のＮ倍の周波数Ｎｆｏをその（，４）の周波数に分局す
る分局器と、分周器の各桁の出力に従−りて分局器の出
力をアナログ電圧に変換するＤ／Ａ変換器と、Ｄ／Ａ変
換器の出力を第２周波数ｆｒのパルス信号でサンプルす
るゲート回路と、ゲート回路の出力に接続されるホール
ド回路とを有し、ホールド回路の出力に第１周波数と第
２周波数の位相差に対応する電圧を得るごとき位相比較
器にある。

本発明の別の特徴は、第１筒波数ｆ。

のＮ倍の周波数Ｎｆｏをその（青）の周波数に分局する
分局器と、分局器の各桁の出力を第２周波数ｆｒのパル
ス信号に従って保持するラッチ回路と、該ラッチ回路の
各桁の出力をアナログ電圧に変換するＤ／Ａ変換器とを
有し、Ｄ／Ａ変換器の出力に第１周波数と第２周波数の
位相差に対応する電圧を得るごとき位相比較器にある。

好まし７くは、前述の第２周波数ｆｒのパルス信号のラ
ッチ回路への印加時刻が、周波数Ｎｆｏのパルスに従っ
て基準化される。

以下図面により実施例を詳細に説明する。

第５図は本発明の第１の実施例のブロック図である。

１０は電圧制御発振器であり、この発振周波数、ＭＮｆ
ｏは１１のＭＮ分周器で分周される。

この分局器のバイナリ出力は１２のＤ／Ａ変換器に入力
される。

１２のＤ／Ａ変換器の出力は１３のケート回路で二周期
のゲ゛−ト・パルスでサンｆ。

ブリングされ、１４のホールド回路で保持される。

１４のホールド回路の保持電圧は９の低域Ｐ波器を通り
１０の電圧制御発振器に印加され、この周波数を制御す
る。

又、１０の電圧制御発振器の発振周波数、ＭＮｆｏは１
５の分周器でＭ分周され、Ｎｆｏとされ出力される。

第６図は第５図の回路の各部の波形のタイム・チャート
であり、Ｄは１２のＤ／Ａ変換器の出力波形７あり・Ｅ
はＧ周期０ゲート“ｓ□ｉｖ７．波形であり、Ｆは１４
のホールド回路の出力波形である。

本回路の動作を説明する。

１０の電圧制御発振器で発振されたＭＮｆｏの周波数の
パルスは、１１のＭＮ分局器に入力されその状態を１づ
つ変化させる。

この変化は１２のＤ／Ａ変換器に送られ、その出力電圧
を変化させる。

この電圧波形は第６図のＤのような階段波となる。

つまり１１の分局器にＭＮｆｏのパルスが入力されるた
びに（つまり−／ＭＮｆ。

時間ごとに）電圧がステップ状に変化していく。

そして、１／ｆｏ周期ごとに１１の分局器はリセットさ
れ、１２のＤ／Ａ変換器の出力電圧は０にもどり、同じ
動作を繰り返す。

この階段波形は１３のゲート回路で第６図のＥのような
１／ｆ 、周期のパルス幅τでゲート・パルスでサンプ
リングされ、１４のホールド回路に保持される。

ｆ、の周波数とｆ。の周波数が一致しでおり、ゲート・
パルスのパルス幅τ内で階段波が変化しない場合は、サ
ンプリング以前の保持電圧とサンプリングされた電圧は
同じであり、この場合、保持電圧は全く変化せず一定で
ある。

又、ｆｒの周波数とｆ。

の周波数が変化し、サンプリングする箇所が変ったり、
ゲート・パルスのパルス幅τ内で階段波が変化した場合
、１４のホールド回路の出力電圧は第６図のＦのように
変化するが、これは直流電圧の変化と見なせる。

しかし、１３のケート回路でのゲート・パルスの影響に
よるインパルス性の雑音は直流電圧に重畳するが、この
インパルス性の雑音の周波数成分は非常に高く、この雑
音成分を除去するには、９の低域Ｐ波器のカット・オフ
周波数はかなり高くても満足できる。

この為、９の低域Ｆ波器の特性をカット・オフ周波数を
満足する範囲で、かなり自由に選択でき、系の応答特性
の設計の自由度を確保できる。

もちろん、１４のホールド回路の出力電圧はステップ状
に変化する為、９の低域Ｐ波器のカット・オフ周波数が
高い場合、１０の電圧制御発振器の周波数変化はステッ
プ状に変化する。

この為、所要の特性を満足するように周波数変化ステッ
プを充分小さくするように１１の分局器の分局比ＭＮを
選ぶ必要があり、この為、出力に１５の分局器を挿入し
て、Ｍ分周してＮｆｏを出力している。

もし、１１の分周器の分周比がＮで充分であればＭ＝１
として、１５の分局器をとり除くことも可能であり、又
、１１の分周器の分周比がＮでも太きすぎる場合は、１
１の分局器の上位の桁から必要ビット数だけ１２のＤ／
Ａ変換器に人力し、下位の桁は入力しなければ必要なス
テップ数だけ得られる。

又、９の低域ｒ波器のカット・オフ周波数をｆｒ（’−
１ｆＯ）より充分低く、設計することが可能であれば９
の低域ｒ波器の出力電圧はステップ状に変化せず、ゆる
やかな変化となり１０の電圧制御発振器の周波数変化も
ゆるやかなものとなる。

第７図は本発明の第２の実施例である。

１０の電圧制御発振器の出力、ＭＮｆｏは１１の分周器
でＭＮ分周される。

１１の分局器のバイナリイ出力は１６のラッチ回路で１
／ｆｒ周期のラッチ・パルスでラッチされ、その出力は
１２のＤ／Ａ変換器に入力される。

１２のＤ／Ａ変換器の出力電圧は９の低域Ｐ波器を通し
て１０の電圧制御発振器の出力周波数を変化させる。

又、１０の電圧制御発振器の出力は１５の分局器でＭ分
周され、Ｎｆｏの周波数となり出力される。

本回路の動作を説明する。

１１の分局器にＭＮｆｏのパルスが入力する度（′０″
から１″に変化する度）毎にその状態を１づつ変化させ
る。

この変化は１６のラッチ回路の入力端子に加えられる。

１６のラッチ回路では１／ｆｒ周期のラッチ・パルスが
入力されると入力された時のバイナリイ入力の状態（つ
まり、＋＋ Ｉ Ｉ！、＋＋ ０７１ ）を読み込み１
２のＤ／Ａ変換器に出力する。

１６のラッチ回路に読み込まれた状態は次のラッチ・パ
ルスが入力されるまで保持される。

１６のラッチ回路の具体的な例としてはポジティブ・エ
ツジ・トリガーＤ型フリップ・フロップをあげることが
できる。

この回路はトリガ入力の状態が０″からｆｔ １１１に
変化する瞬間のＤ−入力端子の状態を読み込み出力する
。

このポジティブ・エツジ−Ｄ型Ｆ−Ｆを所要ビット数だ
け並べ各り一入力端子を１１の分局器のバイナリイ出力
端子に接続し、各トリガ入力端子にラッチ・パルスを加
えてやれば良い。

１６のラッチ回路の出力は１２のＤ／Ａ変換器で直流電
圧に変換される。

以上の動作のタイム・チャートを第８図に示している。

第８図に於いて、Ｇは１１の分周器の入力パルスであり
、図に於いて、リセットと書いであるのは分局器がリセ
ットされるパルス位置、Ｌ番目、（Ｌ＋１）番目と書、
いであるのはリセットの点からのＬ番目、及び（Ｌ＋１
）番目のパルスを示している。

Ｈは１／ｆｒ周期のラッチ・パルスであり、■は１２の
Ｄ／Ａ変換器の出力電圧を示している。

Ｔ１．Ｔ２．Ｔ３はラッチ・パルスの立ち上がり（”
ｏ ’“状態からの゛°１″状態に変化）の時刻を示し
ており、この瞬間１６のラッチ回路に１１の分局器の状
態が読み込まれる。

第８図に於いて、Ｔ１ に於いて、以前に１６のラッチ
回路に読み込まれている状態とＴ１で読み込んだ状態が
一致している為、１２のＤ／Ａ変換器の出力電圧の波形
■は全く変化せず、又、Ｔ２ではＴ１で読み込まれた状
態に比べＴ２で読み込んだ状態がまたけ大きく、Ｄ／Ａ
変換器の出力電圧波形■はステップ状に増加している。

又、Ｔ３はＴ２で読み込んだ状態に比べ、Ｔ３で読み込
んだ状態が１だけ小さい場合を示しており、■の電圧波
形がステップ状に減少していることを示している。

以上説明したように第２の実施例は第１の実施例に比べ
て、直流電圧をサンプリングするゲート回路と、サンプ
リングした直流電圧を保持するホールド回路の代わりに
、１１の分局器のバイナリイ出力をディジクル的に読み
込み、保持するラッチ回路を用いることにより、ホール
ド回路のコンデンサを充・放電する時間を必要とせず、
瞬間的に電圧を変化させることかできる。

又、ゲート回路で直流電圧にゲート・パルスの影響によ
るインパルス性の雑音が重畳することをふせいている。

又、１６のラッチ回路はラッチ・パルスのエツジで動作
する為、ラッチ・′パルスのデユーティ比（ｄｕｔｙ
ｒａｔｉｏ）は全く任意で良い。

以上のように動作する為、第２の実施例の回路に於いて
は、Ｄ／Ａ変換器の出力電圧は第８図の■の如く、全く
高周波成分はなく、直流電圧の変化しか現れない。

この為、９の低域ｐ波器は直流電圧に重畳されている高
周波成分を減衰させる必要はなく、専らＰ、Ｌ、Ｌ系全
体の応答特性を最適にする為に特性を設計することがで
きる。

又、Ｐ、Ｌ、Ｌ系の応答を非常に速くする場合、９の低
域Ｐ波器をとり除くことも可能である（この場合Ｐ、Ｌ
、Ｌ系全体は１次系となる）。

第９図は本発明の第３の実施例である。

第９図の９〜１２、及び１５．１６は第７図の同一番号
のブロックの機能、及び接続と同じであり、第２の実施
例と同じ動作を行なう。

第９図で１７はインパークであり、ＭＮｆｏのパルスを
反転し、１８のポジティブ・エツジ−Ｄ型フリップ・フ
ロップのトリが入力端子に印加される。

このＤ型Ｆ−ＦのＤ−入力端子にはｆｒのパルスが印加
され、この出力がラッチ・パルスとして、１６のラッチ
回路のラッチ入力端子に印加される。

第３の実施例は第２の実施例に比べて、ラッチ・パルス
の与え方が異なっている。

以下動作を説明する。第１０は動作のタイム・チャート
であり、第１０図のＪは１０の電圧制御発振器の出力、
ＭＮｆ。

の波形であり、第８図のＧと同じもので、リセットと書
かれているのは１１の分局器がリセットされるパルス位
置、Ｌ番目、（Ｌ＋１）番目と書いであるのはそれぞれ
リセットから数えたＬ番目、及び（Ｌ＋１）番目のパル
スを示している。

第１０図のＫは１７のインバーターの出力波形であり、
Ｊの波形を反転したものになっている。

０は、ｆｒのパルス波形であり、Ｐは１８のＤ型Ｆ ’
Ｆの出力波形を示している。

１０の電圧制御発振器の出力、ＭＮｆｏは１７のインバ
ータで反転された後、１８のＤ型Ｆ−Ｆのトリガ端子に
印加される。

１８はポジティブ・エツジのＤ型Ｆ−Ｆであり、第１０
図のＫの波形の立上がり時に、Ｄ入力端子の状態を読み
込み出力に出す。

１８のＤ型Ｆ・ＦのＤ入力端子にはｆｒのパルスが印加
されており、Ｄ入力端子の状態が変化した場合、その変
化はトリガ入力端子の最初の立ち上がりの瞬間に出力に
現れる。

つまりＤ型Ｆ−Ｆの出力の変化は必ず第１０図のＫの立
ち上がり（つまりＪの立ち下がり）の時点で起こる。

第１０図でＴ１の時間はＪのパルスのＬ番目の立ち下が
りの時間に当たりＴ２は（Ｌ＋１）番目のパルスの立ち
下がりの時間、Ｔ３はＬ番目のパルスの立ち下がりの時
間に当たる。

０の波形は１／ｆｒ周期であるが、Ｐの波形は必ずしも
１／ｆｒ周期ではなく、１／ＭＮｆ。

時間（一定であれば）の整数倍になる。

１１の分周器は１０の電圧制御発振器の出力、ＭＮｆｏ
のパルスの立ち上がりで動作する。

以上のように第３の実施例では１６のラッチ回路のラッ
チ・パルスとして、ｆｒのパルスをそのまま用いるので
はなくｆ、のパルスの立ち上がりの時間が１０の電圧制
御発振器の出力、ＭＮｆ。

の何番目のパルスの立ち下がりの直前にあるかを判別し
てＭＮ ｆｏのその立ち下がりのところで１６のラッチ
回路のラッチ・パルスを発生させている。

一方、１１の分局器はＭＮｆｏのパルスの立ち上がりで
その状態を変化させる。

これは１１の分局器の入力パルス、ＭＮｆｏの立ち上が
りと、１６のラッチ回路のラッチパルスの立ち上がりが
一致した場合、ラッチ回路に読み込まれる状態が不規則
になり易いので、これを防止する為のものである。

第３の実施例は１６のラッチ回路のラッチ・パルスの与
え方が第２の実施例と異なるだけでその他の動作は全く
同じである。

以上説明したように本発明の第１、第２、及び第３の実
施例のような位相比較器においてその出力電圧の高周波
成分を減らすことにより、出力の不純波が少なく、低域
ｒ波器の特性を専ら系の応答の特性より決定することに
より、系の応答が最適なＰ、Ｌ、Ｌを設計することが可
能である。

特に系の応答時間が速いＰ、Ｌ、Ｌの場合、本発明の位
相比較器は有効である。

本発明は位相比較器の出力の高周波成分を低減している
ので、不純波特性の良い出力を有した系の応答特性の最
適な種々のフェーズ・ロック・ループ（Ｐ、Ｌ、Ｌ）を
構成できると共に、特に、その応答時間を短縮できる利
点があり以下のような応用が有効である。

（１）Ｆ−Ｄ−Ｍ伝送に於いて、各種の搬送波発生回路
は、その信頼性を高める為、現用、及び予備の回路を用
意しており、現用の回路が障害の場合予備に切り替える
方式が用いられている。

今、現用の主発振器からの周波数、ｆｒｌに同期して、
Ｎｆｏを発振しているＰ、Ｌ、Ｌを、予備の主発振器か
らの周波数、ｆｒｅ に切替える場合、ｆｒ ｎ ””
ｆｒ ｅであるが、ｆｒｅとｆｒｎは普通位相が異な
っている為応答時間の長いＰ・Ｌ、Ｌを用いると、その
発振周波数Ｎｆｏが長い時間不安定になる。

本発明の位相比較器を用いて、応答速度の速いＰ、Ｌ、
Ｌを構成すれば。

短時間でその発振周波数、Ｎｆｏは安定させる′ことが
可能である。

（２）市民バンド（ＣＢ）ｌ−ランシーバー等で、ｆｒ
の周波数に同期してＮ ｆＯ（ｆｏりｆｒ）を発振させ
るＰ、Ｌ、ＬにおいてＮを切り替えることにより、ｆ４
間隔の多数の搬送波を選択、発生する回路を有するが、
本発明の位相比較器を用いることにより、素早く、通話
を確立することができる。

（３） ＦＳＫ（Ｆｒｅｑｕｅｎｃｙ ５ｈｉｆｔ ｋ
ｅｙｉｎｇ）復調回路に於いてＦＳＸ変調信号を受けて
２値の電圧レベルに弁別する回路にＰ、Ｌ、Ｌを用い位
相比較器の電圧変化を出力とする回路が用いられている
が、本発明の位相比較器を用い、低域ｐ波器をとり除く
ことにより、非常に応答速度の速いＦＳＸ復調回路が構
成できる。

又、本発明の実施例２、及び３にはラッチ回路を用い状
態をディジクル的に読み込み保持しているので以下のよ
うな効果、応用が可能である。

（１）本発明の実施例２、及び３はｆ、が無くなった場
合、ラッチ回路に読み込まれた状態はそのまま保持され
るので電圧制御発振器は同期時の状態から自走に移る。

サンプル・ホールド回路による位相比較器もホールド回
路に制御電圧を保持しているが、ホールド回路にはコン
デンサが用いられている為、この漏れ電流等の影響で保
持されている電圧は徐々に変化してくる。

これに比較してラッチ回路はディジタル値を保持してい
る為ラッチ・パルスが到来するまでその状態を保持して
おり制御電圧は安定である。

この為、本発明の実施例２、及び３の位相比較器を用い
たＰ、Ｌ、Ｌ回路は、入力信号の障害に強く、又、間欠
的に到来する入力信号に同期するＰ、Ｌ、Ｌとして応用
できる。

（２）Ｐ、Ｌ、Ｌの同期検出回路も種々なものが考案さ
れているが、その一方法として、電圧制御発振器の制御
電圧が正常な範囲にあるか否かを検出する方法がある。

この検出回路として従来電圧比較回路が用いられていた
が、回路も複雑であり、基準電圧の温度変動があったり
精度がそれ程良くない等の欠点があった。

本発明の実施例２、及び３に於いては制御電圧の検出を
ラッチ回路の出力の状態をディジタル的に検出する（例
えば、ラッチ回路の出力が全て１″又は全てＯ″を検出
する。

）ことζこより、簡単な回路で精度良く検出することが
可能である。

【図面の簡単な説明】

第１図はフェーズ・ロック・ループ（Ｐ、Ｌ。 Ｌ）のブロック図、第２図は従来の位相比較器の回路図
、第３図は従来の別の位相比較器の回路図、第４図は第
３図の動作タイム・チャート、第５図は本発明の第１の
実施例によるＰ 、、Ｌ 、 Ｌの回路図、第６図はそ
の動作タイム・チャート、第７図は本発明の第２の実施
例によるＰ、Ｌ、Ｌの回路図、第８図はその動作タイム
・チャート、第９図は本発明の第３の実施例によるＰ、
Ｌ、Ｌの回路図、第１０図はその動作タイム・チャート
である。 １・・・・・・位相比較器、２・・・・・・低域Ｐ波器
、３・・・・・・電圧制御発振器、４・・・・・・分周
器、５・・・・・・変調器、６・・・・・・鋸歯状波器
、７・・・・・・ゲート回路、８・・・・・・ホールド
回路、９・・・・・・低域瀘波器、１０・・・・・・電
圧側（財）発振器、１１・・・・・・分周器、１２・・
・・・・Ｄ／Ａ変換器、１３・・・−・・ゲート回路、
１４・・・・・・ホールド回路、１５・・・・・・分周
器、１６・・・・・・ラッチ回路、１７・・・・・・イ
ンバータ、１８・・・・・・Ｄ型フリップ・フロップ。

Claims (1)

1. 【特許請求の範囲】 １ 第１周波数ｆ。 のＮ倍の周波数Ｎｆｏをその（１／Ｎ）の周波数に分周
   する分局器と、分局器の各桁の出力に従って分局器の出
   力をアナログ電圧に変換するＤ／Ａ変換器と、Ｄ／Ａ変
   換器の出力を第２周波数ｆｒのパルス信号でサンプルす
   るゲート回路と、ゲ゛−ト回路の出力に接続されるホー
   ルド回路とを有し、ホールド回路の出力に第１周波数と
   第２周波数の位相差に対応する電圧を得ることを特徴と
   する位相比較器。