JPS5915569B2 - phase comparator - Google Patents
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- JPS5915569B2 JPS5915569B2 JP53154207A JP15420778A JPS5915569B2 JP S5915569 B2 JPS5915569 B2 JP S5915569B2 JP 53154207 A JP53154207 A JP 53154207A JP 15420778 A JP15420778 A JP 15420778A JP S5915569 B2 JPS5915569 B2 JP S5915569B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
Landscapes
- Manipulation Of Pulses (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】
本発明は2信号間の位相差を直流電圧に変換する位相比
較器に於いて、高周波成分のすくない位相比較器に関す
る。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a phase comparator that converts a phase difference between two signals into a DC voltage, and which has a small amount of high frequency components.
第1図はフェーズ・ロック・/L’−7’(P 、 L
。Figure 1 shows phase lock/L'-7' (P, L
.
L)のブロック図である。It is a block diagram of L).
第1図において、1は位相比較器であり、入力信号fr
とf。In FIG. 1, 1 is a phase comparator, and the input signal fr
and f.
との位相差を直流電圧に変換する。converts the phase difference between the
2は低域P波器、3は電圧制御発振器、4はN分周器で
ある。2 is a low-pass P wave generator, 3 is a voltage controlled oscillator, and 4 is an N frequency divider.
2の低域P波器は1の位相比較器の波形より直流成分を
抽出すると共にフェーズ・ロック・ループ系全体の応答
特性を決める働きをしている。The low-frequency P-wave device No. 2 extracts the DC component from the waveform of the phase comparator No. 1, and also functions to determine the response characteristics of the entire phase-locked loop system.
1の位相比較器としてはアナログ回路、ディジタル回路
を含め種種のものが考案されている。Various types of phase comparators have been devised as the phase comparator 1, including analog circuits and digital circuits.
第2図は従来のアナログ型の位相比較器であり、変調器
を利用したものである。FIG. 2 shows a conventional analog phase comparator that utilizes a modulator.
今ω、−ω、+Δω2ω1として5の変調器の入力A及
びBに2信号cosω tとcos (ω。Now ω, -ω, +Δω2ω1 to the inputs A and B of the modulator of 5 have two signals cosω t and cos (ω
t+θ)=cos ((ω 十Δω)t+θ)r
rが入力した場合、出力Cには−(cos((2ω
1+Δω)t+θ) −+−CO3(Δω・t+θ)〕
が現われる。t+θ)=cos ((ω 1Δω)t+θ)r
When r is input, the output C is −(cos((2ω
1+Δω)t+θ) −+−CO3(Δω・t+θ)]
appears.
この出力の第1項目、cos ((2ω、+Δω)t+
θ)は高周波成分であり、2の低域F波器で除去され、
第2項目、cos (Δω・t+θ)が抽出される。The first item of this output, cos ((2ω, +Δω)t+
θ) is a high frequency component, which is removed by the low-frequency F-wave generator in step 2,
The second item, cos (Δω·t+θ), is extracted.
COS (Δω・t+θ)の中で、Δω・tは変化分で
あり、この変化により直流電圧が変化し、3の電圧制御
発振器の周波数を制御する。In COS (Δω·t+θ), Δω·t is a change, and this change changes the DC voltage and controls the frequency of the voltage controlled oscillator 3.
さて、5の変調器の出力の第1項目、cos ((2ω
、十Δω)t+θ)は2低域涙波器で除去されるわけで
あるが、その減衰量は、2の低減P波器の特性によって
決まる。Now, the first term of the output of the modulator 5, cos ((2ω
, Δω)t+θ) are removed by the two low-frequency wave wave generators, and the amount of attenuation is determined by the characteristics of the two reduced P wave wave generators.
cos ((2ω、+Δω)t+θ)が2の低域p波器
で充分減衰されないと、cos ((2ω、+Δω)t
+θ)の成分が直流成分cos (Δω・t+θ)に重
畳し、3の電圧制御発振器の出力にFM性の雑音として
現われる。If cos ((2ω, +Δω)t+θ) is not sufficiently attenuated by the low-frequency p-wave generator of 2, cos ((2ω, +Δω)t
+θ) is superimposed on the DC component cos (Δω·t+θ), and appears as FM noise in the output of the voltage controlled oscillator 3.
この為不純波の少ない出力を得る為に、2の低域F波器
のカット・オフ点を低くする必要かあるが、一方、2の
低域F波器の特性は、フェーズ・ロック・ループの系全
体の特性を左右するものであり、カット・オフ点を低く
すると系の応答時間が長くなってしまう問題がある。Therefore, in order to obtain an output with less impurity waves, it is necessary to lower the cutoff point of the low-frequency F-wave generator in 2, but on the other hand, the characteristics of the low-frequency F-wave generator in 2 are similar to that of a phase-locked loop. This affects the characteristics of the entire system, and if the cutoff point is lowered, there is a problem that the response time of the system becomes longer.
このように出力の不純波と系の応答特性が相互に関連し
合っている為、それらの要求が対立した場合、必ずしも
最適設計することができず、2の低域P波器の設計に苦
慮することになる。In this way, the output impure wave and the system response characteristics are interrelated, so if these requirements conflict, it is not necessarily possible to achieve an optimal design, making it difficult to design the low-frequency P-wave generator in 2. I will do it.
第3図は高周波成分の比較的少くない従来の位相比較器
であり、サンプル・ホールド回路を利用したものである
。FIG. 3 shows a conventional phase comparator with a relatively small amount of high frequency components, which utilizes a sample and hold circuit.
6は鋸歯状波発生器であり、f。の信号を受け・もの周
期の鋸歯状波を発生す、る・7°許゛−1回路7あり・
f、0)信号を受け・G周期でτ時間だけゲートを開き
鋸歯状波をサンプリングする。6 is a sawtooth wave generator; f. It receives a signal and generates a sawtooth wave with a period of 7°.
f, 0) signal is received and the gate is opened for τ time in G period to sample the sawtooth wave.
サンプリングされた鋸歯状波の電圧は8のホールド回路
に保持される。The sampled sawtooth wave voltage is held in eight hold circuits.
第3図の各部分の波形のタイム・チャートを第4図に示
しである。FIG. 4 shows a time chart of the waveforms of each part in FIG. 3.
Aは1周期の鋸歯状波の波形であり、8は fO −周期のゲート・パルスの波形であり、CはすfO ンプリングされ、ホールドされた電圧波形である。A is a sawtooth waveform with one period, and 8 is fO - periodic gate pulse waveform, C is fO This is a sampled and held voltage waveform.
■
frの同波数、又は位相が変化すればi周期の鋸歯状波
のサンプリングする箇所が変化し、Cの直流電圧も変わ
る。(2) If the same wave number or phase of fr changes, the sampling point of the i-period sawtooth wave changes, and the DC voltage of C also changes.
8のホールド回路はコンデンサに電荷を蓄積、保持する
ものであり、サンプリングした鋸歯状波の電圧の変化に
応じてコンデンサを充・放電しなければならない為、ゲ
ート・パルスはある一定の時間幅にわたり、τを持たな
ければならない。The hold circuit 8 stores and holds charge in the capacitor, and since the capacitor must be charged and discharged according to changes in the voltage of the sampled sawtooth wave, the gate pulse is applied over a certain period of time. , must have τ.
このτ時間内にも鋸歯状波は変化するのでホールド回路
の出力の電圧波形も変化する。Since the sawtooth wave changes within this τ time, the voltage waveform of the output of the hold circuit also changes.
又、7のゲート回路は、高速でサンプリングする為、半
導体スイッチを用いるが、寄生容量などにより、ホール
ド回路の出力の直流電圧に、ゲート・パルスの影響によ
り、インパルス性の雑音が誘導される。Further, the gate circuit 7 uses a semiconductor switch for high-speed sampling, but due to parasitic capacitance, impulsive noise is induced in the DC voltage output from the hold circuit due to the influence of the gate pulse.
これらの影響によりホールド回路の出力はCの如く、直
流電圧に高周波の雑音成分が重畳される。Due to these influences, the output of the hold circuit has a high frequency noise component superimposed on the DC voltage as shown in C.
以上説明したように、第3図の位相比較器は第2図の位
相比較器に比べて、明らかに直流成分に対して、高周波
成分の割合が少くなっているが、まだかなり、高周波成
分が含まれている。As explained above, the phase comparator in Figure 3 clearly has a smaller proportion of high frequency components to DC components than the phase comparator in Figure 2, but there is still a considerable amount of high frequency components. include.
従って本発明は従来の技術の上記欠点を改善するもので
、その目的は位相比較器の出力の高周波成分を減らすこ
とにより、位相比較器につながる低域泥波器の特性を専
らフェーズ・ロック・ループの系の特性を最適に選ぶこ
とができるよう設計の自由度を広げることにある。Therefore, the present invention aims to improve the above-mentioned drawbacks of the prior art.The purpose of the present invention is to reduce the high frequency components of the output of the phase comparator so that the characteristics of the low-frequency wave filter connected to the phase comparator can be exclusively phase-locked. The objective is to increase the degree of freedom in design so that the characteristics of the loop system can be optimally selected.
この目的を達成するための本発明の特徴は、第1筒波数
f。A feature of the present invention for achieving this object is the first tube wave number f.
のN倍の周波数Nfoをその(,4)の周波数に分局す
る分局器と、分周器の各桁の出力に従−りて分局器の出
力をアナログ電圧に変換するD/A変換器と、D/A変
換器の出力を第2周波数frのパルス信号でサンプルす
るゲート回路と、ゲート回路の出力に接続されるホール
ド回路とを有し、ホールド回路の出力に第1周波数と第
2周波数の位相差に対応する電圧を得るごとき位相比較
器にある。A divider that divides the frequency Nfo that is N times N to the frequency (,4), and a D/A converter that converts the output of the divider into an analog voltage according to the output of each digit of the frequency divider. , has a gate circuit that samples the output of the D/A converter with a pulse signal of a second frequency fr, and a hold circuit connected to the output of the gate circuit, and has a first frequency and a second frequency at the output of the hold circuit. There is a phase comparator that obtains a voltage corresponding to the phase difference.
本発明の別の特徴は、第1筒波数f。Another feature of the present invention is the first tube wave number f.
のN倍の周波数Nfoをその(青)の周波数に分局する
分局器と、分局器の各桁の出力を第2周波数frのパル
ス信号に従って保持するラッチ回路と、該ラッチ回路の
各桁の出力をアナログ電圧に変換するD/A変換器とを
有し、D/A変換器の出力に第1周波数と第2周波数の
位相差に対応する電圧を得るごとき位相比較器にある。A divider that divides a frequency Nfo that is N times N to that (blue) frequency, a latch circuit that holds the output of each digit of the divider according to a pulse signal of a second frequency fr, and an output of each digit of the latch circuit. and a D/A converter for converting the frequency into an analog voltage, and the phase comparator is configured to obtain a voltage corresponding to the phase difference between the first frequency and the second frequency at the output of the D/A converter.
好まし7くは、前述の第2周波数frのパルス信号のラ
ッチ回路への印加時刻が、周波数Nfoのパルスに従っ
て基準化される。Preferably, the application time of the pulse signal of the second frequency fr to the latch circuit is standardized according to the pulse of the frequency Nfo.
以下図面により実施例を詳細に説明する。Embodiments will be described in detail below with reference to the drawings.
第5図は本発明の第1の実施例のブロック図である。FIG. 5 is a block diagram of a first embodiment of the present invention.
10は電圧制御発振器であり、この発振周波数、MNf
oは11のMN分周器で分周される。10 is a voltage controlled oscillator, and this oscillation frequency, MNf
o is divided by an 11 MN frequency divider.
この分局器のバイナリ出力は12のD/A変換器に入力
される。The binary output of this branch is input to 12 D/A converters.
12のD/A変換器の出力は13のケート回路で二周期
のゲ゛−ト・パルスでサンf。The output of the D/A converter No. 12 is converted into a gate pulse of two periods by the gate circuit No. 13.
ブリングされ、14のホールド回路で保持される。The signal is brought and held by 14 hold circuits.
14のホールド回路の保持電圧は9の低域P波器を通り
10の電圧制御発振器に印加され、この周波数を制御す
る。The holding voltage of the 14 hold circuits is applied to the 10 voltage controlled oscillators through the 9 low-frequency P-wave generators to control the frequency.
又、10の電圧制御発振器の発振周波数、MNfoは1
5の分周器でM分周され、Nfoとされ出力される。In addition, the oscillation frequency of the 10 voltage controlled oscillators, MNfo, is 1
The frequency is divided by M by a frequency divider of 5 and output as Nfo.
第6図は第5図の回路の各部の波形のタイム・チャート
であり、Dは12のD/A変換器の出力波形7あり・E
はG周期0ゲート“s□iv7.波形であり、Fは14
のホールド回路の出力波形である。FIG. 6 is a time chart of waveforms of each part of the circuit in FIG. 5, and D is the output waveform 7 of the 12 D/A converters.
is the G period 0 gate “s□iv7. waveform, and F is 14
This is the output waveform of the hold circuit.
本回路の動作を説明する。The operation of this circuit will be explained.
10の電圧制御発振器で発振されたMNfoの周波数の
パルスは、11のMN分局器に入力されその状態を1づ
つ変化させる。Pulses at the frequency of MNfo oscillated by the 10 voltage controlled oscillators are input to the 11 MN branchers and change their states one by one.
この変化は12のD/A変換器に送られ、その出力電圧
を変化させる。This change is sent to 12 D/A converters and changes their output voltages.
この電圧波形は第6図のDのような階段波となる。This voltage waveform becomes a staircase wave like D in FIG.
つまり11の分局器にMNfoのパルスが入力されるた
びに(つまり−/MNf。In other words, every time the MNfo pulse is input to the 11 branching device (that is, -/MNf).
時間ごとに)電圧がステップ状に変化していく。(every time) the voltage changes in steps.
そして、1/fo周期ごとに11の分局器はリセットさ
れ、12のD/A変換器の出力電圧は0にもどり、同じ
動作を繰り返す。Then, the 11 branchers are reset every 1/fo cycle, the output voltage of the 12 D/A converters returns to 0, and the same operation is repeated.
この階段波形は13のゲート回路で第6図のEのような
1/f 、周期のパルス幅τでゲート・パルスでサンプ
リングされ、14のホールド回路に保持される。This staircase waveform is sampled by a gate pulse with a pulse width τ of 1/f and a period as shown in E in FIG. 6 by 13 gate circuits, and is held in 14 hold circuits.
f、の周波数とf。の周波数が一致しでおり、ゲート・
パルスのパルス幅τ内で階段波が変化しない場合は、サ
ンプリング以前の保持電圧とサンプリングされた電圧は
同じであり、この場合、保持電圧は全く変化せず一定で
ある。The frequency of f and f. The frequencies of the gates and
If the staircase wave does not change within the pulse width τ of the pulse, the held voltage before sampling and the sampled voltage are the same, and in this case, the held voltage does not change at all and remains constant.
又、frの周波数とf。Also, the frequency of fr and f.
の周波数が変化し、サンプリングする箇所が変ったり、
ゲート・パルスのパルス幅τ内で階段波が変化した場合
、14のホールド回路の出力電圧は第6図のFのように
変化するが、これは直流電圧の変化と見なせる。frequency changes, the sampling point changes,
When the staircase wave changes within the pulse width τ of the gate pulse, the output voltage of the 14 hold circuits changes as shown in F in FIG. 6, which can be regarded as a change in the DC voltage.
しかし、13のケート回路でのゲート・パルスの影響に
よるインパルス性の雑音は直流電圧に重畳するが、この
インパルス性の雑音の周波数成分は非常に高く、この雑
音成分を除去するには、9の低域P波器のカット・オフ
周波数はかなり高くても満足できる。However, the impulsive noise due to the influence of the gate pulse in the gate circuit of 13 is superimposed on the DC voltage, but the frequency component of this impulsive noise is very high, and in order to remove this noise component, it is necessary to Even if the cut-off frequency of the low-frequency P wave generator is quite high, it is still satisfactory.
この為、9の低域F波器の特性をカット・オフ周波数を
満足する範囲で、かなり自由に選択でき、系の応答特性
の設計の自由度を確保できる。For this reason, the characteristics of the low-frequency F-wave generator 9 can be selected quite freely within a range that satisfies the cut-off frequency, and a degree of freedom in designing the response characteristics of the system can be ensured.
もちろん、14のホールド回路の出力電圧はステップ状
に変化する為、9の低域P波器のカット・オフ周波数が
高い場合、10の電圧制御発振器の周波数変化はステッ
プ状に変化する。Of course, since the output voltage of the hold circuit 14 changes stepwise, if the cut-off frequency of the low-frequency P wave generator 9 is high, the frequency change of the voltage controlled oscillator 10 changes stepwise.
この為、所要の特性を満足するように周波数変化ステッ
プを充分小さくするように11の分局器の分局比MNを
選ぶ必要があり、この為、出力に15の分局器を挿入し
て、M分周してNfoを出力している。For this reason, it is necessary to select the division ratio MN of the 11 division dividers so that the frequency change step is sufficiently small to satisfy the required characteristics.For this reason, 15 division dividers are inserted at the output, and the division ratio MN of the 11 division dividers is It rotates and outputs Nfo.
もし、11の分周器の分周比がNで充分であればM=1
として、15の分局器をとり除くことも可能であり、又
、11の分周器の分周比がNでも太きすぎる場合は、1
1の分局器の上位の桁から必要ビット数だけ12のD/
A変換器に人力し、下位の桁は入力しなければ必要なス
テップ数だけ得られる。If the division ratio of the 11 frequency dividers is N enough, then M=1
It is also possible to remove the 15th divider, and if the division ratio of the 11th divider is too thick even with N, it is possible to remove the 15th divider.
12 D/s by the required number of bits from the upper digit of the 1st branch
If you manually enter the A converter and do not input the lower digits, you can obtain the required number of steps.
又、9の低域r波器のカット・オフ周波数をfr(’−
1fO)より充分低く、設計することが可能であれば9
の低域r波器の出力電圧はステップ状に変化せず、ゆる
やかな変化となり10の電圧制御発振器の周波数変化も
ゆるやかなものとなる。In addition, the cut-off frequency of the low-frequency r-wave generator of No. 9 is set as fr('-
9 if it is sufficiently lower than 1fO) and can be designed.
The output voltage of the low-frequency r wave generator does not change stepwise, but changes gradually, and the frequency of the voltage controlled oscillator 10 also changes gradually.
第7図は本発明の第2の実施例である。FIG. 7 shows a second embodiment of the invention.
10の電圧制御発振器の出力、MNfoは11の分周器
でMN分周される。The output of the 10 voltage controlled oscillators, MNfo, is frequency-divided by 11 frequency dividers.
11の分局器のバイナリイ出力は16のラッチ回路で1
/fr周期のラッチ・パルスでラッチされ、その出力は
12のD/A変換器に入力される。The binary output of 11 branchers is 1 by 16 latch circuits.
It is latched with a latch pulse of /fr period, and its output is input to 12 D/A converters.
12のD/A変換器の出力電圧は9の低域P波器を通し
て10の電圧制御発振器の出力周波数を変化させる。The output voltage of the 12 D/A converters changes the output frequency of the 10 voltage controlled oscillators through the 9 low-pass P wave generators.
又、10の電圧制御発振器の出力は15の分局器でM分
周され、Nfoの周波数となり出力される。Further, the outputs of the 10 voltage controlled oscillators are frequency-divided by 15 dividers by M, and outputted as a frequency of Nfo.
本回路の動作を説明する。The operation of this circuit will be explained.
11の分局器にMNfoのパルスが入力する度(′0″
から1″に変化する度)毎にその状態を1づつ変化させ
る。Every time the MNfo pulse is input to the branch unit 11 ('0''
The state changes by 1 each time the value changes from 1'' to 1''.
この変化は16のラッチ回路の入力端子に加えられる。This change is applied to the input terminals of 16 latch circuits.
16のラッチ回路では1/fr周期のラッチ・パルスが
入力されると入力された時のバイナリイ入力の状態(つ
まり、++ I I!、++ 071 )を読み込み1
2のD/A変換器に出力する。In the latch circuit of 16, when a latch pulse with a period of 1/fr is input, it reads the state of the binary input (that is, ++ I I!, ++ 071) at the time of input.
Output to D/A converter 2.
16のラッチ回路に読み込まれた状態は次のラッチ・パ
ルスが入力されるまで保持される。The states read into the 16 latch circuits are held until the next latch pulse is input.
16のラッチ回路の具体的な例としてはポジティブ・エ
ツジ・トリガーD型フリップ・フロップをあげることが
できる。A specific example of the 16 latch circuits is a positive edge triggered D-type flip-flop.
この回路はトリガ入力の状態が0″からft 111に
変化する瞬間のD−入力端子の状態を読み込み出力する
。This circuit reads and outputs the state of the D- input terminal at the moment when the state of the trigger input changes from 0'' to ft111.
このポジティブ・エツジ−D型F−Fを所要ビット数だ
け並べ各り一入力端子を11の分局器のバイナリイ出力
端子に接続し、各トリガ入力端子にラッチ・パルスを加
えてやれば良い。This positive edge D-type F-F is arranged in the required number of bits, one input terminal of each is connected to the binary output terminal of the 11 branch dividers, and a latch pulse is applied to each trigger input terminal.
16のラッチ回路の出力は12のD/A変換器で直流電
圧に変換される。The outputs of the 16 latch circuits are converted into DC voltages by the 12 D/A converters.
以上の動作のタイム・チャートを第8図に示している。A time chart of the above operation is shown in FIG.
第8図に於いて、Gは11の分周器の入力パルスであり
、図に於いて、リセットと書いであるのは分局器がリセ
ットされるパルス位置、L番目、(L+1)番目と書、
いであるのはリセットの点からのL番目、及び(L+1
)番目のパルスを示している。In Figure 8, G is the input pulse of the 11 frequency divider, and in the figure, the word "reset" is the pulse position where the divider is reset, and the word "L" and "(L+1)" are the pulse positions where the divider is reset. ,
is the Lth point from the reset point, and (L+1
)th pulse is shown.
Hは1/fr周期のラッチ・パルスであり、■は12の
D/A変換器の出力電圧を示している。H is a latch pulse with a period of 1/fr, and ■ indicates the output voltage of the 12 D/A converters.
T1.T2.T3はラッチ・パルスの立ち上がり(”
o ’“状態からの゛°1″状態に変化)の時刻を示し
ており、この瞬間16のラッチ回路に11の分局器の状
態が読み込まれる。T1. T2. T3 is the rising edge of the latch pulse ("
It shows the time at which the state changes from the "o'" state to the "°1" state, and at this moment the state of the 11 branchers is read into the 16 latch circuit.
第8図に於いて、T1 に於いて、以前に16のラッチ
回路に読み込まれている状態とT1で読み込んだ状態が
一致している為、12のD/A変換器の出力電圧の波形
■は全く変化せず、又、T2ではT1で読み込まれた状
態に比べT2で読み込んだ状態がまたけ大きく、D/A
変換器の出力電圧波形■はステップ状に増加している。In FIG. 8, at T1, the state previously read into the 16 latch circuits and the state read at T1 match, so the waveform of the output voltage of the 12 D/A converters ■ does not change at all, and at T2, the state read at T2 is much larger than the state read at T1, and the D/A
The output voltage waveform (■) of the converter increases in a stepwise manner.
又、T3はT2で読み込んだ状態に比べ、T3で読み込
んだ状態が1だけ小さい場合を示しており、■の電圧波
形がステップ状に減少していることを示している。Further, T3 indicates a case where the state read at T3 is smaller by 1 than the state read at T2, and the voltage waveform of ■ is shown to decrease in a stepwise manner.
以上説明したように第2の実施例は第1の実施例に比べ
て、直流電圧をサンプリングするゲート回路と、サンプ
リングした直流電圧を保持するホールド回路の代わりに
、11の分局器のバイナリイ出力をディジクル的に読み
込み、保持するラッチ回路を用いることにより、ホール
ド回路のコンデンサを充・放電する時間を必要とせず、
瞬間的に電圧を変化させることかできる。As explained above, compared to the first embodiment, the second embodiment uses the binary outputs of the 11 branchers instead of the gate circuit that samples the DC voltage and the hold circuit that holds the sampled DC voltage. By using a latch circuit that reads and holds digitally, there is no need for time to charge and discharge the capacitor of the hold circuit.
It is possible to change the voltage instantaneously.
又、ゲート回路で直流電圧にゲート・パルスの影響によ
るインパルス性の雑音が重畳することをふせいている。Furthermore, the gate circuit prevents impulsive noise from being superimposed on the DC voltage due to the influence of the gate pulse.
又、16のラッチ回路はラッチ・パルスのエツジで動作
する為、ラッチ・′パルスのデユーティ比(duty
ratio)は全く任意で良い。In addition, since the 16 latch circuits operate at the edges of the latch pulse, the duty ratio of the latch pulse is
ratio) may be completely arbitrary.
以上のように動作する為、第2の実施例の回路に於いて
は、D/A変換器の出力電圧は第8図の■の如く、全く
高周波成分はなく、直流電圧の変化しか現れない。Because it operates as described above, in the circuit of the second embodiment, the output voltage of the D/A converter has no high frequency components at all, and only changes in the DC voltage appear, as shown in (■) in Figure 8. .
この為、9の低域p波器は直流電圧に重畳されている高
周波成分を減衰させる必要はなく、専らP、L、L系全
体の応答特性を最適にする為に特性を設計することがで
きる。Therefore, it is not necessary for the low-frequency p-wave generator in No. 9 to attenuate the high frequency components superimposed on the DC voltage, and the characteristics can be designed exclusively to optimize the response characteristics of the entire P, L, and L system. can.
又、P、L、L系の応答を非常に速くする場合、9の低
域P波器をとり除くことも可能である(この場合P、L
、L系全体は1次系となる)。Also, if you want to make the response of the P, L, and L systems very fast, it is also possible to remove the low-frequency P-wave device in section 9 (in this case, the P, L,
, the entire L system becomes a first-order system).
第9図は本発明の第3の実施例である。FIG. 9 shows a third embodiment of the present invention.
第9図の9〜12、及び15.16は第7図の同一番号
のブロックの機能、及び接続と同じであり、第2の実施
例と同じ動作を行なう。9 to 12 and 15.16 in FIG. 9 have the same functions and connections as the blocks with the same numbers in FIG. 7, and perform the same operations as in the second embodiment.
第9図で17はインパークであり、MNfoのパルスを
反転し、18のポジティブ・エツジ−D型フリップ・フ
ロップのトリが入力端子に印加される。In FIG. 9, reference numeral 17 is an impark, which inverts the pulse of MNfo, and applies the signals of 18 positive edge-D flip-flops to the input terminal.
このD型F−FのD−入力端子にはfrのパルスが印加
され、この出力がラッチ・パルスとして、16のラッチ
回路のラッチ入力端子に印加される。A pulse of fr is applied to the D-input terminal of this D-type FF, and this output is applied as a latch pulse to the latch input terminals of the 16 latch circuits.
第3の実施例は第2の実施例に比べて、ラッチ・パルス
の与え方が異なっている。The third embodiment differs from the second embodiment in how latch pulses are applied.
以下動作を説明する。第10は動作のタイム・チャート
であり、第10図のJは10の電圧制御発振器の出力、
MNf。The operation will be explained below. 10 is a time chart of operation, J in FIG. 10 is the output of 10 voltage controlled oscillators,
MNf.
の波形であり、第8図のGと同じもので、リセットと書
かれているのは11の分局器がリセットされるパルス位
置、L番目、(L+1)番目と書いであるのはそれぞれ
リセットから数えたL番目、及び(L+1)番目のパル
スを示している。This is the same waveform as G in Figure 8, where the word "reset" indicates the pulse position where the 11 branchers are reset, and the "Lth" and "(L+1)th" indicate the pulse position from the reset, respectively. The Lth and (L+1)th pulses counted are shown.
第10図のKは17のインバーターの出力波形であり、
Jの波形を反転したものになっている。K in Figure 10 is the output waveform of the 17 inverters,
The waveform of J is inverted.
0は、frのパルス波形であり、Pは18のD型F ’
Fの出力波形を示している。0 is the pulse waveform of fr, P is the D type F' of 18
The output waveform of F is shown.
10の電圧制御発振器の出力、MNfoは17のインバ
ータで反転された後、18のD型F−Fのトリガ端子に
印加される。The output of the voltage controlled oscillator No. 10, MNfo, is inverted by an inverter No. 17, and then applied to the trigger terminal of the D-type F-F No. 18.
18はポジティブ・エツジのD型F−Fであり、第10
図のKの波形の立上がり時に、D入力端子の状態を読み
込み出力に出す。18 is a positive edge D-type FF, and the 10th
When the waveform K in the figure rises, the state of the D input terminal is read and output.
18のD型F・FのD入力端子にはfrのパルスが印加
されており、D入力端子の状態が変化した場合、その変
化はトリガ入力端子の最初の立ち上がりの瞬間に出力に
現れる。A pulse of fr is applied to the D input terminal of the 18 D-type FFs, and when the state of the D input terminal changes, the change appears in the output at the moment of the first rise of the trigger input terminal.
つまりD型F−Fの出力の変化は必ず第10図のKの立
ち上がり(つまりJの立ち下がり)の時点で起こる。In other words, a change in the output of the D-type FF always occurs at the time of the rise of K (that is, the fall of J) in FIG.
第10図でT1の時間はJのパルスのL番目の立ち下が
りの時間に当たりT2は(L+1)番目のパルスの立ち
下がりの時間、T3はL番目のパルスの立ち下がりの時
間に当たる。In FIG. 10, time T1 corresponds to the falling time of the Lth pulse of J, T2 corresponds to the falling time of the (L+1)th pulse, and T3 corresponds to the falling time of the Lth pulse.
0の波形は1/fr周期であるが、Pの波形は必ずしも
1/fr周期ではなく、1/MNf。The waveform of 0 has a period of 1/fr, but the waveform of P does not necessarily have a period of 1/fr, but 1/MNf.
時間(一定であれば)の整数倍になる。It will be an integer multiple of time (if constant).
11の分周器は10の電圧制御発振器の出力、MNfo
のパルスの立ち上がりで動作する。The frequency divider of 11 is the output of the voltage controlled oscillator of 10, MNfo
Operates at the rising edge of the pulse.
以上のように第3の実施例では16のラッチ回路のラッ
チ・パルスとして、frのパルスをそのまま用いるので
はなくf、のパルスの立ち上がりの時間が10の電圧制
御発振器の出力、MNf。As described above, in the third embodiment, instead of using the pulse fr as it is as the latch pulse of the 16 latch circuits, the output of the voltage controlled oscillator MNf whose rise time of the pulse f is 10 is used.
の何番目のパルスの立ち下がりの直前にあるかを判別し
てMN foのその立ち下がりのところで16のラッチ
回路のラッチ・パルスを発生させている。The latch pulse of 16 latch circuits is generated at the falling edge of MN fo by determining which pulse is immediately before the falling edge of MN fo.
一方、11の分局器はMNfoのパルスの立ち上がりで
その状態を変化させる。On the other hand, the eleventh branch divider changes its state at the rising edge of the MNfo pulse.
これは11の分局器の入力パルス、MNfoの立ち上が
りと、16のラッチ回路のラッチパルスの立ち上がりが
一致した場合、ラッチ回路に読み込まれる状態が不規則
になり易いので、これを防止する為のものである。This is to prevent the state read into the latch circuit from becoming irregular if the rising edge of the input pulse MNfo of the branch unit 11 and the latch pulse of the latch circuit 16 coincide. It is.
第3の実施例は16のラッチ回路のラッチ・パルスの与
え方が第2の実施例と異なるだけでその他の動作は全く
同じである。The third embodiment differs from the second embodiment only in the manner in which latch pulses are applied to the 16 latch circuits, and the other operations are exactly the same.
以上説明したように本発明の第1、第2、及び第3の実
施例のような位相比較器においてその出力電圧の高周波
成分を減らすことにより、出力の不純波が少なく、低域
r波器の特性を専ら系の応答の特性より決定することに
より、系の応答が最適なP、L、Lを設計することが可
能である。As explained above, by reducing the high frequency component of the output voltage in the phase comparator such as the first, second, and third embodiments of the present invention, there are fewer impurity waves in the output, and the low-frequency r-wave By determining the characteristics of exclusively from the characteristics of the response of the system, it is possible to design P, L, and L that provide the optimal response of the system.
特に系の応答時間が速いP、L、Lの場合、本発明の位
相比較器は有効である。The phase comparator of the present invention is particularly effective in the case of P, L, and L whose system response time is fast.
本発明は位相比較器の出力の高周波成分を低減している
ので、不純波特性の良い出力を有した系の応答特性の最
適な種々のフェーズ・ロック・ループ(P、L、L)を
構成できると共に、特に、その応答時間を短縮できる利
点があり以下のような応用が有効である。Since the present invention reduces the high frequency component of the output of the phase comparator, various phase-locked loops (P, L, L) can be used to optimize the response characteristics of a system that has an output with good impure wave characteristics. It has the advantage of shortening the response time, and is effective in the following applications.
(1)F−D−M伝送に於いて、各種の搬送波発生回路
は、その信頼性を高める為、現用、及び予備の回路を用
意しており、現用の回路が障害の場合予備に切り替える
方式が用いられている。(1) In F-DM transmission, in order to improve the reliability of various carrier wave generation circuits, working and spare circuits are prepared, and in the case of a failure in the working circuit, the system switches to the spare circuit. is used.
今、現用の主発振器からの周波数、frlに同期して、
Nfoを発振しているP、L、Lを、予備の主発振器か
らの周波数、fre に切替える場合、fr n ””
fr eであるが、freとfrnは普通位相が異な
っている為応答時間の長いP・L、Lを用いると、その
発振周波数Nfoが長い時間不安定になる。Now, in synchronization with the frequency from the current main oscillator, frl,
When switching P, L, and L, which are oscillating Nfo, to the frequency fre from the standby main oscillator, fr n ""
However, since fre and frn usually have different phases, if P·L and L, which have long response times, are used, the oscillation frequency Nfo will become unstable for a long time.
本発明の位相比較器を用いて、応答速度の速いP、L、
Lを構成すれば。Using the phase comparator of the present invention, P, L, and
If we configure L.
短時間でその発振周波数、Nfoは安定させる′ことが
可能である。It is possible to stabilize the oscillation frequency, Nfo, in a short period of time.
(2)市民バンド(CB)l−ランシーバー等で、fr
の周波数に同期してN fO(foりfr)を発振させ
るP、L、LにおいてNを切り替えることにより、f4
間隔の多数の搬送波を選択、発生する回路を有するが、
本発明の位相比較器を用いることにより、素早く、通話
を確立することができる。(2) Citizen band (CB) L-transceiver, etc., fr
By switching N at P, L, and L, which causes N fO (for fr) to oscillate in synchronization with the frequency of f4
It has a circuit that selects and generates a large number of carrier waves at intervals,
By using the phase comparator of the present invention, a call can be quickly established.
(3) FSK(Frequency 5hift k
eying)復調回路に於いてFSX変調信号を受けて
2値の電圧レベルに弁別する回路にP、L、Lを用い位
相比較器の電圧変化を出力とする回路が用いられている
が、本発明の位相比較器を用い、低域p波器をとり除く
ことにより、非常に応答速度の速いFSX復調回路が構
成できる。(3) FSK (Frequency 5hiftk)
(eying) In the demodulation circuit, a circuit that receives the FSX modulation signal and discriminates it into binary voltage levels uses P, L, and L, and outputs the voltage change of the phase comparator, but the present invention By using the phase comparator and removing the low-frequency p-wave filter, an FSX demodulation circuit with extremely fast response speed can be constructed.
又、本発明の実施例2、及び3にはラッチ回路を用い状
態をディジクル的に読み込み保持しているので以下のよ
うな効果、応用が可能である。Further, in the second and third embodiments of the present invention, a latch circuit is used to read and hold the state digitally, so that the following effects and applications are possible.
(1)本発明の実施例2、及び3はf、が無くなった場
合、ラッチ回路に読み込まれた状態はそのまま保持され
るので電圧制御発振器は同期時の状態から自走に移る。(1) In the second and third embodiments of the present invention, when f disappears, the state read into the latch circuit is maintained as it is, so the voltage controlled oscillator shifts from the synchronized state to free running.
サンプル・ホールド回路による位相比較器もホールド回
路に制御電圧を保持しているが、ホールド回路にはコン
デンサが用いられている為、この漏れ電流等の影響で保
持されている電圧は徐々に変化してくる。A phase comparator using a sample-and-hold circuit also holds the control voltage in the hold circuit, but since a capacitor is used in the hold circuit, the held voltage gradually changes due to the influence of this leakage current. It's coming.
これに比較してラッチ回路はディジタル値を保持してい
る為ラッチ・パルスが到来するまでその状態を保持して
おり制御電圧は安定である。In contrast, since the latch circuit holds a digital value, it holds that state until a latch pulse arrives, and the control voltage is stable.
この為、本発明の実施例2、及び3の位相比較器を用い
たP、L、L回路は、入力信号の障害に強く、又、間欠
的に到来する入力信号に同期するP、L、Lとして応用
できる。Therefore, the P, L, L circuits using the phase comparators of the second and third embodiments of the present invention are resistant to input signal disturbances, and the P, L, Can be applied as L.
(2)P、L、Lの同期検出回路も種々なものが考案さ
れているが、その一方法として、電圧制御発振器の制御
電圧が正常な範囲にあるか否かを検出する方法がある。(2) Various P, L, and L synchronization detection circuits have been devised, and one method is to detect whether the control voltage of a voltage controlled oscillator is within a normal range.
この検出回路として従来電圧比較回路が用いられていた
が、回路も複雑であり、基準電圧の温度変動があったり
精度がそれ程良くない等の欠点があった。Conventionally, a voltage comparison circuit has been used as this detection circuit, but the circuit is complicated, and has disadvantages such as temperature fluctuations in the reference voltage and poor accuracy.
本発明の実施例2、及び3に於いては制御電圧の検出を
ラッチ回路の出力の状態をディジタル的に検出する(例
えば、ラッチ回路の出力が全て1″又は全てO″を検出
する。In the second and third embodiments of the present invention, the control voltage is detected by digitally detecting the state of the output of the latch circuit (for example, the outputs of the latch circuit are all 1'' or all O'' are detected).
)ことζこより、簡単な回路で精度良く検出することが
可能である。) From this, it is possible to detect with high accuracy with a simple circuit.
第1図はフェーズ・ロック・ループ(P、L。
L)のブロック図、第2図は従来の位相比較器の回路図
、第3図は従来の別の位相比較器の回路図、第4図は第
3図の動作タイム・チャート、第5図は本発明の第1の
実施例によるP 、、L 、 Lの回路図、第6図はそ
の動作タイム・チャート、第7図は本発明の第2の実施
例によるP、L、Lの回路図、第8図はその動作タイム
・チャート、第9図は本発明の第3の実施例によるP、
L、Lの回路図、第10図はその動作タイム・チャート
である。
1・・・・・・位相比較器、2・・・・・・低域P波器
、3・・・・・・電圧制御発振器、4・・・・・・分周
器、5・・・・・・変調器、6・・・・・・鋸歯状波器
、7・・・・・・ゲート回路、8・・・・・・ホールド
回路、9・・・・・・低域瀘波器、10・・・・・・電
圧側(財)発振器、11・・・・・・分周器、12・・
・・・・D/A変換器、13・・・−・・ゲート回路、
14・・・・・・ホールド回路、15・・・・・・分周
器、16・・・・・・ラッチ回路、17・・・・・・イ
ンバータ、18・・・・・・D型フリップ・フロップ。Fig. 1 is a block diagram of a phase-locked loop (P, L. L), Fig. 2 is a circuit diagram of a conventional phase comparator, Fig. 3 is a circuit diagram of another conventional phase comparator, Fig. 4 The figures are the operation time chart of Figure 3, Figure 5 is the circuit diagram of P, L, and L according to the first embodiment of the present invention, Figure 6 is its operation time chart, and Figure 7 is the operation time chart of the present invention. A circuit diagram of P, L, and L according to the second embodiment of the present invention, FIG. 8 is an operation time chart thereof, and FIG. 9 is a circuit diagram of P, L, and L according to the third embodiment of the present invention.
The circuit diagram of L and L and FIG. 10 are their operation time charts. 1... Phase comparator, 2... Low-frequency P-wave device, 3... Voltage controlled oscillator, 4... Frequency divider, 5... ... Modulator, 6 ... Sawtooth waveform generator, 7 ... Gate circuit, 8 ... Hold circuit, 9 ... Low frequency filter , 10... Voltage side oscillator, 11... Frequency divider, 12...
...D/A converter, 13...--gate circuit,
14... Hold circuit, 15... Frequency divider, 16... Latch circuit, 17... Inverter, 18... D type flip・Flop.
Claims (1)
する分局器と、分局器の各桁の出力に従って分局器の出
力をアナログ電圧に変換するD/A変換器と、D/A変
換器の出力を第2周波数frのパルス信号でサンプルす
るゲート回路と、ゲ゛−ト回路の出力に接続されるホー
ルド回路とを有し、ホールド回路の出力に第1周波数と
第2周波数の位相差に対応する電圧を得ることを特徴と
する位相比較器。[Claims] 1. First frequency f. a D/A converter that converts the output of the divider into an analog voltage according to the output of each digit of the divider; It has a gate circuit that samples the output of the A converter with a pulse signal of a second frequency fr, and a hold circuit connected to the output of the gate circuit. A phase comparator characterized by obtaining a voltage corresponding to a phase difference.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP53154207A JPS5915569B2 (en) | 1978-12-15 | 1978-12-15 | phase comparator |
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---|---|---|---|
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JPS5580924A JPS5580924A (en) | 1980-06-18 |
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JP53154207A Expired JPS5915569B2 (en) | 1978-12-15 | 1978-12-15 | phase comparator |
Country Status (1)
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Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
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JPS6455065U (en) * | 1987-10-01 | 1989-04-05 | ||
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Families Citing this family (2)
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JPS6077526A (en) * | 1983-10-05 | 1985-05-02 | Fujitsu Ltd | Phase synchronism circuit |
JPH01117420A (en) * | 1987-10-29 | 1989-05-10 | Nec Corp | Phase comparator |
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- 1978-12-15 JP JP53154207A patent/JPS5915569B2/en not_active Expired
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JPS6455062U (en) * | 1987-10-01 | 1989-04-05 | ||
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JPS5580924A (en) | 1980-06-18 |
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