JPS59152512A - デジタルデ−タ生成装置 - Google Patents
デジタルデ−タ生成装置Info
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- JPS59152512A JPS59152512A JP2722683A JP2722683A JPS59152512A JP S59152512 A JPS59152512 A JP S59152512A JP 2722683 A JP2722683 A JP 2722683A JP 2722683 A JP2722683 A JP 2722683A JP S59152512 A JPS59152512 A JP S59152512A
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- JP
- Japan
- Prior art keywords
- circuit
- signal
- data
- output
- phase
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/10009—Improvement or modification of read or write signals
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Digital Magnetic Recording (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、例えばCD(光学式コンパクトディスク)
方式のDAD (デジタルオーディオディスク)再生装
置等に使用して好適するデジタルデータ生成装置に関す
る。
方式のDAD (デジタルオーディオディスク)再生装
置等に使用して好適するデジタルデータ生成装置に関す
る。
近時、音響機器の分野では、可及的に高忠実度再生化を
図るために、PCM ()#ルスコードモジュレーショ
ン)技術を利用したデジタル記録′再生方式を採用しつ
つある。つまり、これはデジタルオーディオ化と称され
ているもので、オーディオ特性が記録媒体の特性に依存
すること々く、在来のアナログ記録再生方式によるもの
に比して格段に優れたものとすることが原理的に確立さ
れているからである。
図るために、PCM ()#ルスコードモジュレーショ
ン)技術を利用したデジタル記録′再生方式を採用しつ
つある。つまり、これはデジタルオーディオ化と称され
ているもので、オーディオ特性が記録媒体の特性に依存
すること々く、在来のアナログ記録再生方式によるもの
に比して格段に優れたものとすることが原理的に確立さ
れているからである。
この場合、記録媒体としてディスク(円盤)を対象とす
るものは、DADシステムと称されており、その記録再
生方式としても光学式、静電式及び機械式といったもの
が提案されて因るが、いずれの方式を採用する場合であ
ってもそれを具現する再生装置としては、やはり在来の
それにみられない種々の高度のコントロール機能や性能
等全満足し得るものであることが要求されでいる。
るものは、DADシステムと称されており、その記録再
生方式としても光学式、静電式及び機械式といったもの
が提案されて因るが、いずれの方式を採用する場合であ
ってもそれを具現する再生装置としては、やはり在来の
それにみられない種々の高度のコントロール機能や性能
等全満足し得るものであることが要求されでいる。
すなわち、これはCD方式のものを例にとってみると、
直径12〔α〕、厚さ1.2 [ttan 〕の透明樹
脂円盤に、所定のEFM (Eight to Fou
rteenModulation)変調及びインターリ
ーブを伴なつ八 た形無の再生すべきオーディオ信号のPCM化さ。
直径12〔α〕、厚さ1.2 [ttan 〕の透明樹
脂円盤に、所定のEFM (Eight to Fou
rteenModulation)変調及びインターリ
ーブを伴なつ八 た形無の再生すべきオーディオ信号のPCM化さ。
れたデジタル化データに対応したピット(反射“率の異
なる凹凸)を形成する金属薄膜を被着してなるディスク
を、CLV (線速度一定)方式により約500〜20
0 [r r p’l m]の可変回転速度で回転駆動
せしめ、それを半導体レーザ及び光電変換素子を内蔵し
た光学式ピックアップで内周側から外周側に向けてリニ
アトラッキング方式に再生せしめるものであるが、該デ
ィスクはトラックピッチ系1.6[μm]であって片面
でも約1時間のステレオ再生をなし得る膨大な情報量が
70ログラムエリア(半径25−58 Cran :)
) ニ収録されているとともに、それらのインデック
スデータ等がリードインエリア(半径23〜25〔祁〕
)に収録されているといったことからも容易に窺い知れ
るところである。
なる凹凸)を形成する金属薄膜を被着してなるディスク
を、CLV (線速度一定)方式により約500〜20
0 [r r p’l m]の可変回転速度で回転駆動
せしめ、それを半導体レーザ及び光電変換素子を内蔵し
た光学式ピックアップで内周側から外周側に向けてリニ
アトラッキング方式に再生せしめるものであるが、該デ
ィスクはトラックピッチ系1.6[μm]であって片面
でも約1時間のステレオ再生をなし得る膨大な情報量が
70ログラムエリア(半径25−58 Cran :)
) ニ収録されているとともに、それらのインデック
スデータ等がリードインエリア(半径23〜25〔祁〕
)に収録されているといったことからも容易に窺い知れ
るところである。
ところで、上記のようなりAD再生装置にあっては、1
ず光学式ピックアップから得られた信号(以下RF倍信
号いう)をデータスライス回路によって不要なアナログ
成分と必要とするデータ成分(以下EFM信号という)
とに分離し、このEFM信−1’!全同期クロック再生
用PL、L (位相同期ルーフ″)回路に導いて、該E
FM信号に同期した同期クロック信号を生成して、この
同期クロック信号に前記EFM信号の位相を合わせるこ
とにより、復調再生処理に供し得るデジタルデータを生
成するよう圧している。
ず光学式ピックアップから得られた信号(以下RF倍信
号いう)をデータスライス回路によって不要なアナログ
成分と必要とするデータ成分(以下EFM信号という)
とに分離し、このEFM信−1’!全同期クロック再生
用PL、L (位相同期ルーフ″)回路に導いて、該E
FM信号に同期した同期クロック信号を生成して、この
同期クロック信号に前記EFM信号の位相を合わせるこ
とにより、復調再生処理に供し得るデジタルデータを生
成するよう圧している。
第1図は、このような従来のデジタルデータ生成装置を
示すものである。すなわち、入力端子11に供給された
上記RF倍信号、レベル比較R?r12及Uローパスフ
ィルタ13よりなるデータスライス回路14に導かれ、
ローパスフィルタ13の出力電圧(これはレベル比較器
12の出力周波数に対応)をスライスレベルとしてレベ
ル比較されることにより、矩形状のEFM信号に波形整
形されるものである。そして、このEFM信号は、エツ
ジ検出器15を介した後、位相比較器16、ローパスフ
ィルタ17及び’!圧制御発振器(以下VCOという)
18よりなる同期クロック再生用PLL回路19に導か
れる。この同期クロック再生用PLL回路19は、上記
EFM信号とVCO1&の出力信号とを位相比較し該位
相差成分に対応した電圧をローパスフィルタ17で生成
して上記VC01Bの発振周波数を制御することにより
、上記EFM信号にVCO18の出力信号の位相全台わ
せ、データ読み取り用同期クロック信号全生成するもの
である。
示すものである。すなわち、入力端子11に供給された
上記RF倍信号、レベル比較R?r12及Uローパスフ
ィルタ13よりなるデータスライス回路14に導かれ、
ローパスフィルタ13の出力電圧(これはレベル比較器
12の出力周波数に対応)をスライスレベルとしてレベ
ル比較されることにより、矩形状のEFM信号に波形整
形されるものである。そして、このEFM信号は、エツ
ジ検出器15を介した後、位相比較器16、ローパスフ
ィルタ17及び’!圧制御発振器(以下VCOという)
18よりなる同期クロック再生用PLL回路19に導か
れる。この同期クロック再生用PLL回路19は、上記
EFM信号とVCO1&の出力信号とを位相比較し該位
相差成分に対応した電圧をローパスフィルタ17で生成
して上記VC01Bの発振周波数を制御することにより
、上記EFM信号にVCO18の出力信号の位相全台わ
せ、データ読み取り用同期クロック信号全生成するもの
である。
そして、上記EFM信号及び同期クロック信号は、ノッ
ト回路2θ及び944179717021回路(以下D
−FF回路という)21よりなるデータ生成回路22に
導かれる。このデータ生成回路22は、上記EFM信号
を同期クロック信号に同期させることにより、復調再生
処理に供し得るデジタルデータを生成するものである。
ト回路2θ及び944179717021回路(以下D
−FF回路という)21よりなるデータ生成回路22に
導かれる。このデータ生成回路22は、上記EFM信号
を同期クロック信号に同期させることにより、復調再生
処理に供し得るデジタルデータを生成するものである。
そして、このデジタルデータ及び上記同期クロック信号
が、出力端子2 、? 、 24 fそれぞれ介して図
示しない復調再生系に供給されるものである。
が、出力端子2 、? 、 24 fそれぞれ介して図
示しない復調再生系に供給されるものである。
ところで、前記ディスクに記録されたデジタル化データ
は、先にも述べたようにEFM変調が施されている。こ
れは、周知のように、前記同期クロック信号の1周期分
を1ビツトとすると、その極性反転間隔が最小3ビツト
から最大11ビット−iで変化するものである。そして
、上記データスライス回路14は、ディスクに記録され
たデジタル化データの直流成分(低域成分)が極めて小
さい場合、その直流成分がレベル比較器12の出力をロ
ーパスフィルタ13で積分することによシ「0」となる
ので、正確なスライ/(L/ ヘルテEFM信号を生成
することができる。
は、先にも述べたようにEFM変調が施されている。こ
れは、周知のように、前記同期クロック信号の1周期分
を1ビツトとすると、その極性反転間隔が最小3ビツト
から最大11ビット−iで変化するものである。そして
、上記データスライス回路14は、ディスクに記録され
たデジタル化データの直流成分(低域成分)が極めて小
さい場合、その直流成分がレベル比較器12の出力をロ
ーパスフィルタ13で積分することによシ「0」となる
ので、正確なスライ/(L/ ヘルテEFM信号を生成
することができる。
しかしながら、ディスクの傷やRF倍信号ノイズが混入
されることにより、EFM信号にレベル変動が生じた場
合、そのレベル変動がローパスフィルタ13の時定数よ
りも早くなると、ロー・卆スフィルタ13の出力電圧が
不正確になシ、正確なスライスレベルでEFM信号に生
成することができなくなり、ひいてはデジタルデー夕を
良好に生成することができなくなるという問題を生じる
。
されることにより、EFM信号にレベル変動が生じた場
合、そのレベル変動がローパスフィルタ13の時定数よ
りも早くなると、ロー・卆スフィルタ13の出力電圧が
不正確になシ、正確なスライスレベルでEFM信号に生
成することができなくなり、ひいてはデジタルデー夕を
良好に生成することができなくなるという問題を生じる
。
9の発明は上記事情を考慮してなされたもので、データ
スライスレベルの変動を修正し常に正確なスライスレベ
ルに基づいてデータ生成を行ない得る極めて良好なデジ
タルデータ生成装置を提供することを目的とする。
スライスレベルの変動を修正し常に正確なスライスレベ
ルに基づいてデータ生成を行ない得る極めて良好なデジ
タルデータ生成装置を提供することを目的とする。
すなわち、この発明は、入力データとローパスフィルタ
の出力信号とをレベル比較するレベル比較器からの出力
に基づいて前記ローパスフィルタの出力信号レベルを制
御するデータスライス回路と、このデータスライス回路
からの出力データと電圧制御発振器から出力されるクロ
ック信号とを位相比較し該位相差成分に対応した位相差
信号を生成する位相比較器を有し該位相比較器から出力
される位相差信号全電圧信号に変換して前記電圧制御発
振器の発振周波数を制御することによシデータ読み取シ
用クロック信号を生成する位相同期ループ回路と、この
位相同期ループ回路から出力されるデータ読み取シ用ク
ロック信号に前記データスライス回路からの出力データ
の位相を合わせるデータ生成回路とを備えたデジタルデ
ータ生成装置において、前記データスライス回路がら出
力データと前記位相同期ループ回路から出方されるデー
タ読み取り゛用クロック信号とを位相比較し該位相差成
分に対応した第1及び第2の位相差信号を生成して該第
1及び第2の位相差信号に基づいて前記データスライス
回路のローパスフィルタの出力信号を制御するデータス
ライスレベル補正手段を具備してなることを特徴とする
ものである・〔発明の実施例〕 以下、この発明の一実施例について図面を参照して詳細
に説明する。第2図において、第1図と同一部分には同
一記号を符して示し、ここでは異なる部分についてのみ
述べる。まず、前記ローパスフィルタ13ば、差動回路
25、抵抗Rlr R2及びコンデンサClIC2より
なるもので、レベル比較器12からの出力信号と後述す
るデータスライスレベル補正回路26からの出力信号と
の差分に対応した電圧信号を出力するものである。また
、上記同記クロック再生用PLL回路19から出力され
る同期クロック信号及びD−FF回路21から出力され
るデジタルデータは、復調再生回路27に供給され、周
知の復調再生処理に供される。
の出力信号とをレベル比較するレベル比較器からの出力
に基づいて前記ローパスフィルタの出力信号レベルを制
御するデータスライス回路と、このデータスライス回路
からの出力データと電圧制御発振器から出力されるクロ
ック信号とを位相比較し該位相差成分に対応した位相差
信号を生成する位相比較器を有し該位相比較器から出力
される位相差信号全電圧信号に変換して前記電圧制御発
振器の発振周波数を制御することによシデータ読み取シ
用クロック信号を生成する位相同期ループ回路と、この
位相同期ループ回路から出力されるデータ読み取シ用ク
ロック信号に前記データスライス回路からの出力データ
の位相を合わせるデータ生成回路とを備えたデジタルデ
ータ生成装置において、前記データスライス回路がら出
力データと前記位相同期ループ回路から出方されるデー
タ読み取り゛用クロック信号とを位相比較し該位相差成
分に対応した第1及び第2の位相差信号を生成して該第
1及び第2の位相差信号に基づいて前記データスライス
回路のローパスフィルタの出力信号を制御するデータス
ライスレベル補正手段を具備してなることを特徴とする
ものである・〔発明の実施例〕 以下、この発明の一実施例について図面を参照して詳細
に説明する。第2図において、第1図と同一部分には同
一記号を符して示し、ここでは異なる部分についてのみ
述べる。まず、前記ローパスフィルタ13ば、差動回路
25、抵抗Rlr R2及びコンデンサClIC2より
なるもので、レベル比較器12からの出力信号と後述す
るデータスライスレベル補正回路26からの出力信号と
の差分に対応した電圧信号を出力するものである。また
、上記同記クロック再生用PLL回路19から出力され
る同期クロック信号及びD−FF回路21から出力され
るデジタルデータは、復調再生回路27に供給され、周
知の復調再生処理に供される。
ここで、上記データスライスレベル補正回路26は、前
記データスライス回路14から出力されるEFM信号と
、同期クロック再生用PLL回路19から出力される同
期クロック信号とを位相比較し、該位相差成分に対応し
た一対の位相差信号を出力するものである。すなわち、
前記1ノベル比較器12の出力端は、アンド回路28の
第1の入力端及びオア回路29の第1の入力端にそれぞ
れ接続されるとともに、D−FF回路30のクロック入
力端Cに接続されている。また、上記レベル比較器12
の出力端は、ノット回路31を介した後、D−FF回路
32のクロック入力端Cに接続されるとともに、アンド
回路33の第3の入力端及びオア回路34の第3の入力
端にそれぞれ接続されている。さらに、上記D−FF回
路30.32の各入力端DVi、直流電圧十Bの印加さ
れた電源端子35に接続されている。
記データスライス回路14から出力されるEFM信号と
、同期クロック再生用PLL回路19から出力される同
期クロック信号とを位相比較し、該位相差成分に対応し
た一対の位相差信号を出力するものである。すなわち、
前記1ノベル比較器12の出力端は、アンド回路28の
第1の入力端及びオア回路29の第1の入力端にそれぞ
れ接続されるとともに、D−FF回路30のクロック入
力端Cに接続されている。また、上記レベル比較器12
の出力端は、ノット回路31を介した後、D−FF回路
32のクロック入力端Cに接続されるとともに、アンド
回路33の第3の入力端及びオア回路34の第3の入力
端にそれぞれ接続されている。さらに、上記D−FF回
路30.32の各入力端DVi、直流電圧十Bの印加さ
れた電源端子35に接続されている。
そして、上WeD−FF回路3oの出力端Qは、上記ア
ンド回路28の第2の入力端に接続され、反転入力端一
はナンド回路36の一方の入力端に接続されている6オ
だ、上記D−FF回路32の出力端Qは開放され、反転
出力端間は上記オア回路29の第3の入力端に接続され
るとともに、上記ナンド回路36の他方の入力端に接続
されている。このナンド回路36の出力端は、D−FF
回路37.38の各入力端りにそれぞれ接続されている
。また、上記同期クロック再生用PLL回路19の出力
端は上記D−FF回路38のクロック入力端Cに接続さ
れるとともに、ノット回路39を介して上記D−FF回
路37のクロック入力端Cに接続されている。
ンド回路28の第2の入力端に接続され、反転入力端一
はナンド回路36の一方の入力端に接続されている6オ
だ、上記D−FF回路32の出力端Qは開放され、反転
出力端間は上記オア回路29の第3の入力端に接続され
るとともに、上記ナンド回路36の他方の入力端に接続
されている。このナンド回路36の出力端は、D−FF
回路37.38の各入力端りにそれぞれ接続されている
。また、上記同期クロック再生用PLL回路19の出力
端は上記D−FF回路38のクロック入力端Cに接続さ
れるとともに、ノット回路39を介して上記D−FF回
路37のクロック入力端Cに接続されている。
ここで、上記D−FF回路37の出力端Qは、上記オア
回路34の第1の入力端に接続されるとともに、アンド
回路40の一方の入力端に接続されている。寸だ、上記
D−FF回路37の反転入力端一は、上記アンド回路3
3の第1の入力端に接続されている。そして、上記D−
FF回路38の出力端Qは、上記アンド回路33の第2
の入力端及び上記オア回路29の第2の入力端にそれぞ
れ接続されるとともに、上記アンド回路40の他方の入
力端に接続されている。また、上記D−1’F回路38
の反転出力端Qは、上記アンド回路28の第3の入力端
及び上記オア回路34の第2の入力端にそれぞれ接続さ
れている。
回路34の第1の入力端に接続されるとともに、アンド
回路40の一方の入力端に接続されている。寸だ、上記
D−FF回路37の反転入力端一は、上記アンド回路3
3の第1の入力端に接続されている。そして、上記D−
FF回路38の出力端Qは、上記アンド回路33の第2
の入力端及び上記オア回路29の第2の入力端にそれぞ
れ接続されるとともに、上記アンド回路40の他方の入
力端に接続されている。また、上記D−1’F回路38
の反転出力端Qは、上記アンド回路28の第3の入力端
及び上記オア回路34の第2の入力端にそれぞれ接続さ
れている。
そして、上記アンド回路40の出力端は、ノア回路41
の一方の入力端に接続されている。
の一方の入力端に接続されている。
寸た、前記復調再生回路27は、上記ノア回路41の他
方の入力端に接続されている。そして、このノア回路4
1の出力端は、上記D−FF回路30 、.32の各ク
リアー入力端CLにそれぞれ接続されている。
方の入力端に接続されている。そして、このノア回路4
1の出力端は、上記D−FF回路30 、.32の各ク
リアー入力端CLにそれぞれ接続されている。
ここで、上記アンド回路28.33の各出力端は、オア
回路42の両入力端に接続されている。また、上記オア
回路29.34の各出力端は、アンド回路43の両入力
端に接続されている。そして、上記オア回路42及びア
ンド回路43の各出力端は、それぞれノット回路44゜
45及び抵抗R3,R4を介して接続され、その接続点
は前記ロー・ぐスフィルタ13の差動回路25の反転入
力端一に接続されている。
回路42の両入力端に接続されている。また、上記オア
回路29.34の各出力端は、アンド回路43の両入力
端に接続されている。そして、上記オア回路42及びア
ンド回路43の各出力端は、それぞれノット回路44゜
45及び抵抗R3,R4を介して接続され、その接続点
は前記ロー・ぐスフィルタ13の差動回路25の反転入
力端一に接続されている。
上記のような構成において、第3図及び第4図を参照し
て、以下その動作を説明する。ただし、第3図及び第4
図はそれぞれデータスライスレベルが高くなった場合及
び低くなった場合分水しでおり、第3図(、)乃至(i
)及び第5図(a)乃至(i)は、それぞれ第2図中(
a)乃至(1)点のタイミングを示している。
て、以下その動作を説明する。ただし、第3図及び第4
図はそれぞれデータスライスレベルが高くなった場合及
び低くなった場合分水しでおり、第3図(、)乃至(i
)及び第5図(a)乃至(i)は、それぞれ第2図中(
a)乃至(1)点のタイミングを示している。
才ず、入力端子11に第3図(a)に示すようなW信号
が供給され、同期クロック再生用PLL回路19から第
3図(b)に示すような同期クロック信号が発生されて
いるとする。このとき、ローパスフィルタ13から出力
される電圧信号(データスライスレベル)が第3図(a
)中実線で示す正規のスライスレベルv1よりも、一点
鎖線で示すように高くなったとする。すると、データス
ライス回路14から出力されるEFM信号は、第3 図
(c) Ic 示tように、正規のスライスレベル■1
で生成されたときに比しで、位相が変化される。
が供給され、同期クロック再生用PLL回路19から第
3図(b)に示すような同期クロック信号が発生されて
いるとする。このとき、ローパスフィルタ13から出力
される電圧信号(データスライスレベル)が第3図(a
)中実線で示す正規のスライスレベルv1よりも、一点
鎖線で示すように高くなったとする。すると、データス
ライス回路14から出力されるEFM信号は、第3 図
(c) Ic 示tように、正規のスライスレベル■1
で生成されたときに比しで、位相が変化される。
そして、第3図(c)に示す信″号によりて、D−FF
回路3θ、32の出力端Qには、第3図(d) 、 (
e)に示す信号がそれぞれ発生される。また、この第3
図(d) 、 (e)に示す信号と前記同期クロック信
号とに基づいて、D−FF回路37 、 、? 8の出
力端には、第3図(f) 、 (g)に示す信号が発生
される。
回路3θ、32の出力端Qには、第3図(d) 、 (
e)に示す信号がそれぞれ発生される。また、この第3
図(d) 、 (e)に示す信号と前記同期クロック信
号とに基づいて、D−FF回路37 、 、? 8の出
力端には、第3図(f) 、 (g)に示す信号が発生
される。
このため、結局オア回路42及びアンド回路43の各出
力端からは、第3図(h) 、 (+)に示す信号がそ
れぞれ出力される。
力端からは、第3図(h) 、 (+)に示す信号がそ
れぞれ出力される。
ここで、第3図(c)に示すEFM信号がHレベルとな
ったとき、第3図(h)に示す信号は第3図(c)に示
すEFM信号と第3図(b)に示す同期クロック信号と
の位相差成分に対応したHレベル期間を有し、第3図(
1)に示す信号は第3図(b)に示す同期クロック信号
の半周期分に対応したI、レベル期間を有するものとな
っている。また、第3図(c)に示すEF’M信号がL
レベルとなったとき、第3図(1)に示す信号は第3図
(c) K示す信号と第3図(b)に示す信号との位相
差成分に対応したLレベル期間を有し、第3図(h)に
示す信号は第3図(b) K示す信号の半周期分に対応
したHレベル期間を有するものとなっている。また、こ
の場合第3図(h)に示す信号のHレベル期間よりも、
第3図(i)に示す信号のLレベル期間の方が長くなっ
ている。
ったとき、第3図(h)に示す信号は第3図(c)に示
すEFM信号と第3図(b)に示す同期クロック信号と
の位相差成分に対応したHレベル期間を有し、第3図(
1)に示す信号は第3図(b)に示す同期クロック信号
の半周期分に対応したI、レベル期間を有するものとな
っている。また、第3図(c)に示すEF’M信号がL
レベルとなったとき、第3図(1)に示す信号は第3図
(c) K示す信号と第3図(b)に示す信号との位相
差成分に対応したLレベル期間を有し、第3図(h)に
示す信号は第3図(b) K示す信号の半周期分に対応
したHレベル期間を有するものとなっている。また、こ
の場合第3図(h)に示す信号のHレベル期間よりも、
第3図(i)に示す信号のLレベル期間の方が長くなっ
ている。
このため、第3図(h) 、 (i)に示す信号をそれ
ぞれノット回路44.45で極性反転させて、互イニ合
成したものがスライスレベルの変動分に対応しておシ、
これを差動回路25の反転入力端一に供給することによ
り、ローフ4スフイルタ13の出力電圧が正規のスライ
スレベルまで引き下げられるようになるものである。次
に、ローパスフィルタ13から出力される電圧信号(デ
ータスライスレベル)が第4図(a)中実線で示す正規
のスライスレベルV】 よりも、一点鎖線で示すように
低くなったとする。すると、データスライス回路14か
ら出力されるEFM信号は、第4図(c)に示すように
、正規のスライスレベル■1で生成されたときに比して
位相が変化される。
ぞれノット回路44.45で極性反転させて、互イニ合
成したものがスライスレベルの変動分に対応しておシ、
これを差動回路25の反転入力端一に供給することによ
り、ローフ4スフイルタ13の出力電圧が正規のスライ
スレベルまで引き下げられるようになるものである。次
に、ローパスフィルタ13から出力される電圧信号(デ
ータスライスレベル)が第4図(a)中実線で示す正規
のスライスレベルV】 よりも、一点鎖線で示すように
低くなったとする。すると、データスライス回路14か
ら出力されるEFM信号は、第4図(c)に示すように
、正規のスライスレベル■1で生成されたときに比して
位相が変化される。
この場合にも前記と同様に、第4図(c)に示すEFM
信号がHレベルとなったとき、第4図(h)に示す信号
は第4図(c)に示すEFM信号と第4図(b)に示す
同期クロック信号との位相差成分に対応したHレベル期
間を有し、第4図(i)に示す信号は第4図(b)に示
す同期クロック信号の半周期分に対応したLレベル期間
を有するものとなっている。また、第4図(c)に示す
EFM信号がLレベルとなったとき、第4図0)に示す
信号は第4図(c)に示す信号と第4図(b)に示す信
号との位相差成分に対応したLレベル期間を有し、第4
図(h)に示す信号は第4図(b)に示す信号の半周期
分に対応したHレベル期間を有するものとなっている。
信号がHレベルとなったとき、第4図(h)に示す信号
は第4図(c)に示すEFM信号と第4図(b)に示す
同期クロック信号との位相差成分に対応したHレベル期
間を有し、第4図(i)に示す信号は第4図(b)に示
す同期クロック信号の半周期分に対応したLレベル期間
を有するものとなっている。また、第4図(c)に示す
EFM信号がLレベルとなったとき、第4図0)に示す
信号は第4図(c)に示す信号と第4図(b)に示す信
号との位相差成分に対応したLレベル期間を有し、第4
図(h)に示す信号は第4図(b)に示す信号の半周期
分に対応したHレベル期間を有するものとなっている。
また、この場合、第4図(i)に示す信号のLレベル期
間よりも、第4図(f)に示す信号のHレベル期間の方
が長くなっている。
間よりも、第4図(f)に示す信号のHレベル期間の方
が長くなっている。
このため、第3図(h) 、 (i)に示す信号をそれ
ぞれノット回路44.45で極性反転させて、互いに合
成したものがスライスレベルの変動分に対応しており、
これを差動回路25の反転入力端一に供給することによ
り、ローパスフィルタ13の出力電圧が正規のスライス
レベルまで引き上げられるようになるものである。
ぞれノット回路44.45で極性反転させて、互いに合
成したものがスライスレベルの変動分に対応しており、
これを差動回路25の反転入力端一に供給することによ
り、ローパスフィルタ13の出力電圧が正規のスライス
レベルまで引き上げられるようになるものである。
ここで、スライスレベルの変動分に対応した・ぐルス幅
を有する信号(第3図(f) 、 (g)及び第4図(
f) 、 (g)に対応)を得る手段としては、近似的
ではあるが、第5図に示すように、D−FF回路46.
47、アンド回路48.49及びノット回路50乃至5
2によっても略同様な動作を行なわせることができる。
を有する信号(第3図(f) 、 (g)及び第4図(
f) 、 (g)に対応)を得る手段としては、近似的
ではあるが、第5図に示すように、D−FF回路46.
47、アンド回路48.49及びノット回路50乃至5
2によっても略同様な動作を行なわせることができる。
この場合、出力端子53は前記同期クロック再生回路1
9に接続され、入力端子54には前記同期りaワク信号
が供給され、出力端子55.56から前記第3図(f)
。
9に接続され、入力端子54には前記同期りaワク信号
が供給され、出力端子55.56から前記第3図(f)
。
(g)及び第4図(f) 、 (g)に対応する信号が
得られ、これが前記ローノJ?スフィルタ13を制御す
るようになるものである。
得られ、これが前記ローノJ?スフィルタ13を制御す
るようになるものである。
なお、この発明は上記実施例に限定されるものではなく
、この外その要旨を逸脱しない範囲で種々変形して実施
することができる。
、この外その要旨を逸脱しない範囲で種々変形して実施
することができる。
したがって、以上詳述したようにこの発明によれば、デ
ータスライスレベルの変動を修正し常に正確なスライス
レベルニ基づいてデータ生成を行ない得る極めて良好な
デジタルデータ生成装置を提供すると々ができる。
ータスライスレベルの変動を修正し常に正確なスライス
レベルニ基づいてデータ生成を行ない得る極めて良好な
デジタルデータ生成装置を提供すると々ができる。
第1図は従来のデジタルデータ生成装#を示すブロック
構成図、第2図はこの発明に係るデジタルデータ生成装
置の一実施例を示すブロック回路構成図、第3図及び第
4図はそれぞれ同実施例の動作を説明するためのタイミ
ング図、第5図は同実施例の変形例を示すブロック構成
図である。 11・・・入力端子、12・・・レベル比較器、13・
・ローノやスフィルタ、14・・・データスライス回路
、15・・・エツジ検出器、16・・・位相比較器、1
7・・・ローパスフィルタ、18・・・VCO519・
・・同期クロック再生用PLL回路、20・・・ノット
回路、21・・・D−FF回路、22・・・データ生成
回路、2.9 、24・・・出力端子、25・・・差動
回路、26・・・データスライスレベル補正回路、27
・・・復調再生回路、28・・・アンド回路、29・・
・オア回路、30・・・D−FF回路、31・・・ノッ
ト回路、32・・・D−FF回路、33・・・アンド回
路、34・・・オア回路、35・・・電源端子、36・
・・ナンド回路、37.38・・・D−FF回路、39
・・・ノット回路、4Q・・・アンド[ol路、41・
・・ノア回路、42・・・オア回路、43・・・アンド
回路、44.45・・・ノット回路、46゜47・・・
D−FF回路、48.49・・・アンド回路、50乃至
52・・・ノット回路、53・・・出力端子、54・・
・入力端子、55.56・・・出力端子。 出願人代理人 弁理士 鈴 江 武 彦第3図 (i) ″ 、?4図 1
構成図、第2図はこの発明に係るデジタルデータ生成装
置の一実施例を示すブロック回路構成図、第3図及び第
4図はそれぞれ同実施例の動作を説明するためのタイミ
ング図、第5図は同実施例の変形例を示すブロック構成
図である。 11・・・入力端子、12・・・レベル比較器、13・
・ローノやスフィルタ、14・・・データスライス回路
、15・・・エツジ検出器、16・・・位相比較器、1
7・・・ローパスフィルタ、18・・・VCO519・
・・同期クロック再生用PLL回路、20・・・ノット
回路、21・・・D−FF回路、22・・・データ生成
回路、2.9 、24・・・出力端子、25・・・差動
回路、26・・・データスライスレベル補正回路、27
・・・復調再生回路、28・・・アンド回路、29・・
・オア回路、30・・・D−FF回路、31・・・ノッ
ト回路、32・・・D−FF回路、33・・・アンド回
路、34・・・オア回路、35・・・電源端子、36・
・・ナンド回路、37.38・・・D−FF回路、39
・・・ノット回路、4Q・・・アンド[ol路、41・
・・ノア回路、42・・・オア回路、43・・・アンド
回路、44.45・・・ノット回路、46゜47・・・
D−FF回路、48.49・・・アンド回路、50乃至
52・・・ノット回路、53・・・出力端子、54・・
・入力端子、55.56・・・出力端子。 出願人代理人 弁理士 鈴 江 武 彦第3図 (i) ″ 、?4図 1
Claims (1)
- 入力データとロー・eスフィルタの出力信号とをレベル
比較するレベル比較器からの出力に基づいて前記ローパ
スフィルタの出力信号レベルを制御するデータスライス
回路と、このデータスライス回路からの出力データと電
圧制御発振器から出力されるクロック信号とを位相比較
し該位相差成分に対応した位相差信号を生成する位相比
較器を有し該位相比較器から出力される位相差信号を電
圧信号に変換して前記電圧制御発振器の発振周波数を制
御することによりデータ読み取り用クロック信号を生成
する位相同期ループ回路と、この位相同期ループ回路か
ら出力されるデータ読み取シ用クロック信号に前記デー
タスライス回路からの出力データの位相を合わせるデー
タ生成回路とを備えたデジタルデータ生成装置において
、前記データスライス回路力・らの出力データと前記位
相同期ループ回路から出力されるデータ読み取り用クロ
ック信号とを位相比較し該位相差成分に対応しfc第1
及び第2の位相差信号を生成して該第1及び第2の位相
差信号に基づいて前記データスライス回路のローパスフ
ィルタの出力信号を制御するデータスライスレベル補正
手段を具備してなることを特徴とするデジタルデータ生
成装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2722683A JPS59152512A (ja) | 1983-02-21 | 1983-02-21 | デジタルデ−タ生成装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2722683A JPS59152512A (ja) | 1983-02-21 | 1983-02-21 | デジタルデ−タ生成装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS59152512A true JPS59152512A (ja) | 1984-08-31 |
Family
ID=12215169
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2722683A Pending JPS59152512A (ja) | 1983-02-21 | 1983-02-21 | デジタルデ−タ生成装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS59152512A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0519684A2 (en) * | 1991-06-17 | 1992-12-23 | International Business Machines Corporation | Reading signals for optical storage media |
WO1993007614A1 (en) * | 1991-09-30 | 1993-04-15 | Kabushiki Kaisha Toshiba | Data reproducing apparatus |
-
1983
- 1983-02-21 JP JP2722683A patent/JPS59152512A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0519684A2 (en) * | 1991-06-17 | 1992-12-23 | International Business Machines Corporation | Reading signals for optical storage media |
JPH05144192A (ja) * | 1991-06-17 | 1993-06-11 | Internatl Business Mach Corp <Ibm> | 記録信号の検出装置と記録信号の読み取り及び検出の制御方法 |
WO1993007614A1 (en) * | 1991-09-30 | 1993-04-15 | Kabushiki Kaisha Toshiba | Data reproducing apparatus |
US5359585A (en) * | 1991-09-30 | 1994-10-25 | Kabushiki Kaisha Toshiba | Information reproducing apparatus with variable digitizing threshold |
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