JPS59152512A - デジタルデ−タ生成装置 - Google Patents
デジタルデ−タ生成装置Info
- Publication number
- JPS59152512A JPS59152512A JP2722683A JP2722683A JPS59152512A JP S59152512 A JPS59152512 A JP S59152512A JP 2722683 A JP2722683 A JP 2722683A JP 2722683 A JP2722683 A JP 2722683A JP S59152512 A JPS59152512 A JP S59152512A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- data
- output
- phase
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/10009—Improvement or modification of read or write signals
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Digital Magnetic Recording (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、例えばＣＤ（光学式コンパクトディスク）
方式のＤＡＤ （デジタルオーディオディスク）再生装
置等に使用して好適するデジタルデータ生成装置に関す
る。
方式のＤＡＤ （デジタルオーディオディスク）再生装
置等に使用して好適するデジタルデータ生成装置に関す
る。
近時、音響機器の分野では、可及的に高忠実度再生化を
図るために、ＰＣＭ （）＃ルスコードモジュレーショ
ン）技術を利用したデジタル記録′再生方式を採用しつ
つある。つまり、これはデジタルオーディオ化と称され
ているもので、オーディオ特性が記録媒体の特性に依存
すること々く、在来のアナログ記録再生方式によるもの
に比して格段に優れたものとすることが原理的に確立さ
れているからである。
図るために、ＰＣＭ （）＃ルスコードモジュレーショ
ン）技術を利用したデジタル記録′再生方式を採用しつ
つある。つまり、これはデジタルオーディオ化と称され
ているもので、オーディオ特性が記録媒体の特性に依存
すること々く、在来のアナログ記録再生方式によるもの
に比して格段に優れたものとすることが原理的に確立さ
れているからである。
この場合、記録媒体としてディスク（円盤）を対象とす
るものは、ＤＡＤシステムと称されており、その記録再
生方式としても光学式、静電式及び機械式といったもの
が提案されて因るが、いずれの方式を採用する場合であ
ってもそれを具現する再生装置としては、やはり在来の
それにみられない種々の高度のコントロール機能や性能
等全満足し得るものであることが要求されでいる。
るものは、ＤＡＤシステムと称されており、その記録再
生方式としても光学式、静電式及び機械式といったもの
が提案されて因るが、いずれの方式を採用する場合であ
ってもそれを具現する再生装置としては、やはり在来の
それにみられない種々の高度のコントロール機能や性能
等全満足し得るものであることが要求されでいる。
すなわち、これはＣＤ方式のものを例にとってみると、
直径１２〔α〕、厚さ１．２ ［ｔｔａｎ 〕の透明樹
脂円盤に、所定のＥＦＭ （Ｅｉｇｈｔ ｔｏ Ｆｏｕ
ｒｔｅｅｎＭｏｄｕｌａｔｉｏｎ）変調及びインターリ
ーブを伴なつ八 た形無の再生すべきオーディオ信号のＰＣＭ化さ。
直径１２〔α〕、厚さ１．２ ［ｔｔａｎ 〕の透明樹
脂円盤に、所定のＥＦＭ （Ｅｉｇｈｔ ｔｏ Ｆｏｕ
ｒｔｅｅｎＭｏｄｕｌａｔｉｏｎ）変調及びインターリ
ーブを伴なつ八 た形無の再生すべきオーディオ信号のＰＣＭ化さ。
れたデジタル化データに対応したピット（反射“率の異
なる凹凸）を形成する金属薄膜を被着してなるディスク
を、ＣＬＶ （線速度一定）方式により約５００〜２０
０ ［ｒ ｒ ｐ’ｌ ｍ］の可変回転速度で回転駆動
せしめ、それを半導体レーザ及び光電変換素子を内蔵し
た光学式ピックアップで内周側から外周側に向けてリニ
アトラッキング方式に再生せしめるものであるが、該デ
ィスクはトラックピッチ系１．６［μｍ］であって片面
でも約１時間のステレオ再生をなし得る膨大な情報量が
７０ログラムエリア（半径２５−５８ Ｃｒａｎ ：）
） ニ収録されているとともに、それらのインデック
スデータ等がリードインエリア（半径２３〜２５〔祁〕
）に収録されているといったことからも容易に窺い知れ
るところである。
なる凹凸）を形成する金属薄膜を被着してなるディスク
を、ＣＬＶ （線速度一定）方式により約５００〜２０
０ ［ｒ ｒ ｐ’ｌ ｍ］の可変回転速度で回転駆動
せしめ、それを半導体レーザ及び光電変換素子を内蔵し
た光学式ピックアップで内周側から外周側に向けてリニ
アトラッキング方式に再生せしめるものであるが、該デ
ィスクはトラックピッチ系１．６［μｍ］であって片面
でも約１時間のステレオ再生をなし得る膨大な情報量が
７０ログラムエリア（半径２５−５８ Ｃｒａｎ ：）
） ニ収録されているとともに、それらのインデック
スデータ等がリードインエリア（半径２３〜２５〔祁〕
）に収録されているといったことからも容易に窺い知れ
るところである。
ところで、上記のようなりＡＤ再生装置にあっては、１
ず光学式ピックアップから得られた信号（以下ＲＦ倍信
号いう）をデータスライス回路によって不要なアナログ
成分と必要とするデータ成分（以下ＥＦＭ信号という）
とに分離し、このＥＦＭ信−１’！全同期クロック再生
用ＰＬ、Ｌ （位相同期ルーフ″）回路に導いて、該Ｅ
ＦＭ信号に同期した同期クロック信号を生成して、この
同期クロック信号に前記ＥＦＭ信号の位相を合わせるこ
とにより、復調再生処理に供し得るデジタルデータを生
成するよう圧している。
ず光学式ピックアップから得られた信号（以下ＲＦ倍信
号いう）をデータスライス回路によって不要なアナログ
成分と必要とするデータ成分（以下ＥＦＭ信号という）
とに分離し、このＥＦＭ信−１’！全同期クロック再生
用ＰＬ、Ｌ （位相同期ルーフ″）回路に導いて、該Ｅ
ＦＭ信号に同期した同期クロック信号を生成して、この
同期クロック信号に前記ＥＦＭ信号の位相を合わせるこ
とにより、復調再生処理に供し得るデジタルデータを生
成するよう圧している。
第１図は、このような従来のデジタルデータ生成装置を
示すものである。すなわち、入力端子１１に供給された
上記ＲＦ倍信号、レベル比較Ｒ？ｒ１２及Ｕローパスフ
ィルタ１３よりなるデータスライス回路１４に導かれ、
ローパスフィルタ１３の出力電圧（これはレベル比較器
１２の出力周波数に対応）をスライスレベルとしてレベ
ル比較されることにより、矩形状のＥＦＭ信号に波形整
形されるものである。そして、このＥＦＭ信号は、エツ
ジ検出器１５を介した後、位相比較器１６、ローパスフ
ィルタ１７及び’！圧制御発振器（以下ＶＣＯという）
１８よりなる同期クロック再生用ＰＬＬ回路１９に導か
れる。この同期クロック再生用ＰＬＬ回路１９は、上記
ＥＦＭ信号とＶＣＯ１＆の出力信号とを位相比較し該位
相差成分に対応した電圧をローパスフィルタ１７で生成
して上記ＶＣ０１Ｂの発振周波数を制御することにより
、上記ＥＦＭ信号にＶＣＯ１８の出力信号の位相全台わ
せ、データ読み取り用同期クロック信号全生成するもの
である。
示すものである。すなわち、入力端子１１に供給された
上記ＲＦ倍信号、レベル比較Ｒ？ｒ１２及Ｕローパスフ
ィルタ１３よりなるデータスライス回路１４に導かれ、
ローパスフィルタ１３の出力電圧（これはレベル比較器
１２の出力周波数に対応）をスライスレベルとしてレベ
ル比較されることにより、矩形状のＥＦＭ信号に波形整
形されるものである。そして、このＥＦＭ信号は、エツ
ジ検出器１５を介した後、位相比較器１６、ローパスフ
ィルタ１７及び’！圧制御発振器（以下ＶＣＯという）
１８よりなる同期クロック再生用ＰＬＬ回路１９に導か
れる。この同期クロック再生用ＰＬＬ回路１９は、上記
ＥＦＭ信号とＶＣＯ１＆の出力信号とを位相比較し該位
相差成分に対応した電圧をローパスフィルタ１７で生成
して上記ＶＣ０１Ｂの発振周波数を制御することにより
、上記ＥＦＭ信号にＶＣＯ１８の出力信号の位相全台わ
せ、データ読み取り用同期クロック信号全生成するもの
である。
そして、上記ＥＦＭ信号及び同期クロック信号は、ノッ
ト回路２θ及び９４４１７９７１７０２１回路（以下Ｄ
−ＦＦ回路という）２１よりなるデータ生成回路２２に
導かれる。このデータ生成回路２２は、上記ＥＦＭ信号
を同期クロック信号に同期させることにより、復調再生
処理に供し得るデジタルデータを生成するものである。
ト回路２θ及び９４４１７９７１７０２１回路（以下Ｄ
−ＦＦ回路という）２１よりなるデータ生成回路２２に
導かれる。このデータ生成回路２２は、上記ＥＦＭ信号
を同期クロック信号に同期させることにより、復調再生
処理に供し得るデジタルデータを生成するものである。
そして、このデジタルデータ及び上記同期クロック信号
が、出力端子２ 、？ 、 ２４ ｆそれぞれ介して図
示しない復調再生系に供給されるものである。
が、出力端子２ 、？ 、 ２４ ｆそれぞれ介して図
示しない復調再生系に供給されるものである。
ところで、前記ディスクに記録されたデジタル化データ
は、先にも述べたようにＥＦＭ変調が施されている。こ
れは、周知のように、前記同期クロック信号の１周期分
を１ビツトとすると、その極性反転間隔が最小３ビツト
から最大１１ビット−ｉで変化するものである。そして
、上記データスライス回路１４は、ディスクに記録され
たデジタル化データの直流成分（低域成分）が極めて小
さい場合、その直流成分がレベル比較器１２の出力をロ
ーパスフィルタ１３で積分することによシ「０」となる
ので、正確なスライ／（Ｌ／ ヘルテＥＦＭ信号を生成
することができる。
は、先にも述べたようにＥＦＭ変調が施されている。こ
れは、周知のように、前記同期クロック信号の１周期分
を１ビツトとすると、その極性反転間隔が最小３ビツト
から最大１１ビット−ｉで変化するものである。そして
、上記データスライス回路１４は、ディスクに記録され
たデジタル化データの直流成分（低域成分）が極めて小
さい場合、その直流成分がレベル比較器１２の出力をロ
ーパスフィルタ１３で積分することによシ「０」となる
ので、正確なスライ／（Ｌ／ ヘルテＥＦＭ信号を生成
することができる。
しかしながら、ディスクの傷やＲＦ倍信号ノイズが混入
されることにより、ＥＦＭ信号にレベル変動が生じた場
合、そのレベル変動がローパスフィルタ１３の時定数よ
りも早くなると、ロー・卆スフィルタ１３の出力電圧が
不正確になシ、正確なスライスレベルでＥＦＭ信号に生
成することができなくなり、ひいてはデジタルデー夕を
良好に生成することができなくなるという問題を生じる
。
されることにより、ＥＦＭ信号にレベル変動が生じた場
合、そのレベル変動がローパスフィルタ１３の時定数よ
りも早くなると、ロー・卆スフィルタ１３の出力電圧が
不正確になシ、正確なスライスレベルでＥＦＭ信号に生
成することができなくなり、ひいてはデジタルデー夕を
良好に生成することができなくなるという問題を生じる
。
９の発明は上記事情を考慮してなされたもので、データ
スライスレベルの変動を修正し常に正確なスライスレベ
ルに基づいてデータ生成を行ない得る極めて良好なデジ
タルデータ生成装置を提供することを目的とする。
スライスレベルの変動を修正し常に正確なスライスレベ
ルに基づいてデータ生成を行ない得る極めて良好なデジ
タルデータ生成装置を提供することを目的とする。
すなわち、この発明は、入力データとローパスフィルタ
の出力信号とをレベル比較するレベル比較器からの出力
に基づいて前記ローパスフィルタの出力信号レベルを制
御するデータスライス回路と、このデータスライス回路
からの出力データと電圧制御発振器から出力されるクロ
ック信号とを位相比較し該位相差成分に対応した位相差
信号を生成する位相比較器を有し該位相比較器から出力
される位相差信号全電圧信号に変換して前記電圧制御発
振器の発振周波数を制御することによシデータ読み取シ
用クロック信号を生成する位相同期ループ回路と、この
位相同期ループ回路から出力されるデータ読み取シ用ク
ロック信号に前記データスライス回路からの出力データ
の位相を合わせるデータ生成回路とを備えたデジタルデ
ータ生成装置において、前記データスライス回路がら出
力データと前記位相同期ループ回路から出方されるデー
タ読み取り゛用クロック信号とを位相比較し該位相差成
分に対応した第１及び第２の位相差信号を生成して該第
１及び第２の位相差信号に基づいて前記データスライス
回路のローパスフィルタの出力信号を制御するデータス
ライスレベル補正手段を具備してなることを特徴とする
ものである・〔発明の実施例〕 以下、この発明の一実施例について図面を参照して詳細
に説明する。第２図において、第１図と同一部分には同
一記号を符して示し、ここでは異なる部分についてのみ
述べる。まず、前記ローパスフィルタ１３ば、差動回路
２５、抵抗Ｒｌｒ Ｒ２及びコンデンサＣｌＩＣ２より
なるもので、レベル比較器１２からの出力信号と後述す
るデータスライスレベル補正回路２６からの出力信号と
の差分に対応した電圧信号を出力するものである。また
、上記同記クロック再生用ＰＬＬ回路１９から出力され
る同期クロック信号及びＤ−ＦＦ回路２１から出力され
るデジタルデータは、復調再生回路２７に供給され、周
知の復調再生処理に供される。
の出力信号とをレベル比較するレベル比較器からの出力
に基づいて前記ローパスフィルタの出力信号レベルを制
御するデータスライス回路と、このデータスライス回路
からの出力データと電圧制御発振器から出力されるクロ
ック信号とを位相比較し該位相差成分に対応した位相差
信号を生成する位相比較器を有し該位相比較器から出力
される位相差信号全電圧信号に変換して前記電圧制御発
振器の発振周波数を制御することによシデータ読み取シ
用クロック信号を生成する位相同期ループ回路と、この
位相同期ループ回路から出力されるデータ読み取シ用ク
ロック信号に前記データスライス回路からの出力データ
の位相を合わせるデータ生成回路とを備えたデジタルデ
ータ生成装置において、前記データスライス回路がら出
力データと前記位相同期ループ回路から出方されるデー
タ読み取り゛用クロック信号とを位相比較し該位相差成
分に対応した第１及び第２の位相差信号を生成して該第
１及び第２の位相差信号に基づいて前記データスライス
回路のローパスフィルタの出力信号を制御するデータス
ライスレベル補正手段を具備してなることを特徴とする
ものである・〔発明の実施例〕 以下、この発明の一実施例について図面を参照して詳細
に説明する。第２図において、第１図と同一部分には同
一記号を符して示し、ここでは異なる部分についてのみ
述べる。まず、前記ローパスフィルタ１３ば、差動回路
２５、抵抗Ｒｌｒ Ｒ２及びコンデンサＣｌＩＣ２より
なるもので、レベル比較器１２からの出力信号と後述す
るデータスライスレベル補正回路２６からの出力信号と
の差分に対応した電圧信号を出力するものである。また
、上記同記クロック再生用ＰＬＬ回路１９から出力され
る同期クロック信号及びＤ−ＦＦ回路２１から出力され
るデジタルデータは、復調再生回路２７に供給され、周
知の復調再生処理に供される。
ここで、上記データスライスレベル補正回路２６は、前
記データスライス回路１４から出力されるＥＦＭ信号と
、同期クロック再生用ＰＬＬ回路１９から出力される同
期クロック信号とを位相比較し、該位相差成分に対応し
た一対の位相差信号を出力するものである。すなわち、
前記１ノベル比較器１２の出力端は、アンド回路２８の
第１の入力端及びオア回路２９の第１の入力端にそれぞ
れ接続されるとともに、Ｄ−ＦＦ回路３０のクロック入
力端Ｃに接続されている。また、上記レベル比較器１２
の出力端は、ノット回路３１を介した後、Ｄ−ＦＦ回路
３２のクロック入力端Ｃに接続されるとともに、アンド
回路３３の第３の入力端及びオア回路３４の第３の入力
端にそれぞれ接続されている。さらに、上記Ｄ−ＦＦ回
路３０．３２の各入力端ＤＶｉ、直流電圧十Ｂの印加さ
れた電源端子３５に接続されている。
記データスライス回路１４から出力されるＥＦＭ信号と
、同期クロック再生用ＰＬＬ回路１９から出力される同
期クロック信号とを位相比較し、該位相差成分に対応し
た一対の位相差信号を出力するものである。すなわち、
前記１ノベル比較器１２の出力端は、アンド回路２８の
第１の入力端及びオア回路２９の第１の入力端にそれぞ
れ接続されるとともに、Ｄ−ＦＦ回路３０のクロック入
力端Ｃに接続されている。また、上記レベル比較器１２
の出力端は、ノット回路３１を介した後、Ｄ−ＦＦ回路
３２のクロック入力端Ｃに接続されるとともに、アンド
回路３３の第３の入力端及びオア回路３４の第３の入力
端にそれぞれ接続されている。さらに、上記Ｄ−ＦＦ回
路３０．３２の各入力端ＤＶｉ、直流電圧十Ｂの印加さ
れた電源端子３５に接続されている。
そして、上ＷｅＤ−ＦＦ回路３ｏの出力端Ｑは、上記ア
ンド回路２８の第２の入力端に接続され、反転入力端一
はナンド回路３６の一方の入力端に接続されている６オ
だ、上記Ｄ−ＦＦ回路３２の出力端Ｑは開放され、反転
出力端間は上記オア回路２９の第３の入力端に接続され
るとともに、上記ナンド回路３６の他方の入力端に接続
されている。このナンド回路３６の出力端は、Ｄ−ＦＦ
回路３７．３８の各入力端りにそれぞれ接続されている
。また、上記同期クロック再生用ＰＬＬ回路１９の出力
端は上記Ｄ−ＦＦ回路３８のクロック入力端Ｃに接続さ
れるとともに、ノット回路３９を介して上記Ｄ−ＦＦ回
路３７のクロック入力端Ｃに接続されている。
ンド回路２８の第２の入力端に接続され、反転入力端一
はナンド回路３６の一方の入力端に接続されている６オ
だ、上記Ｄ−ＦＦ回路３２の出力端Ｑは開放され、反転
出力端間は上記オア回路２９の第３の入力端に接続され
るとともに、上記ナンド回路３６の他方の入力端に接続
されている。このナンド回路３６の出力端は、Ｄ−ＦＦ
回路３７．３８の各入力端りにそれぞれ接続されている
。また、上記同期クロック再生用ＰＬＬ回路１９の出力
端は上記Ｄ−ＦＦ回路３８のクロック入力端Ｃに接続さ
れるとともに、ノット回路３９を介して上記Ｄ−ＦＦ回
路３７のクロック入力端Ｃに接続されている。
ここで、上記Ｄ−ＦＦ回路３７の出力端Ｑは、上記オア
回路３４の第１の入力端に接続されるとともに、アンド
回路４０の一方の入力端に接続されている。寸だ、上記
Ｄ−ＦＦ回路３７の反転入力端一は、上記アンド回路３
３の第１の入力端に接続されている。そして、上記Ｄ−
ＦＦ回路３８の出力端Ｑは、上記アンド回路３３の第２
の入力端及び上記オア回路２９の第２の入力端にそれぞ
れ接続されるとともに、上記アンド回路４０の他方の入
力端に接続されている。また、上記Ｄ−１’Ｆ回路３８
の反転出力端Ｑは、上記アンド回路２８の第３の入力端
及び上記オア回路３４の第２の入力端にそれぞれ接続さ
れている。
回路３４の第１の入力端に接続されるとともに、アンド
回路４０の一方の入力端に接続されている。寸だ、上記
Ｄ−ＦＦ回路３７の反転入力端一は、上記アンド回路３
３の第１の入力端に接続されている。そして、上記Ｄ−
ＦＦ回路３８の出力端Ｑは、上記アンド回路３３の第２
の入力端及び上記オア回路２９の第２の入力端にそれぞ
れ接続されるとともに、上記アンド回路４０の他方の入
力端に接続されている。また、上記Ｄ−１’Ｆ回路３８
の反転出力端Ｑは、上記アンド回路２８の第３の入力端
及び上記オア回路３４の第２の入力端にそれぞれ接続さ
れている。
そして、上記アンド回路４０の出力端は、ノア回路４１
の一方の入力端に接続されている。
の一方の入力端に接続されている。
寸た、前記復調再生回路２７は、上記ノア回路４１の他
方の入力端に接続されている。そして、このノア回路４
１の出力端は、上記Ｄ−ＦＦ回路３０ 、．３２の各ク
リアー入力端ＣＬにそれぞれ接続されている。
方の入力端に接続されている。そして、このノア回路４
１の出力端は、上記Ｄ−ＦＦ回路３０ 、．３２の各ク
リアー入力端ＣＬにそれぞれ接続されている。
ここで、上記アンド回路２８．３３の各出力端は、オア
回路４２の両入力端に接続されている。また、上記オア
回路２９．３４の各出力端は、アンド回路４３の両入力
端に接続されている。そして、上記オア回路４２及びア
ンド回路４３の各出力端は、それぞれノット回路４４゜
４５及び抵抗Ｒ３，Ｒ４を介して接続され、その接続点
は前記ロー・ぐスフィルタ１３の差動回路２５の反転入
力端一に接続されている。
回路４２の両入力端に接続されている。また、上記オア
回路２９．３４の各出力端は、アンド回路４３の両入力
端に接続されている。そして、上記オア回路４２及びア
ンド回路４３の各出力端は、それぞれノット回路４４゜
４５及び抵抗Ｒ３，Ｒ４を介して接続され、その接続点
は前記ロー・ぐスフィルタ１３の差動回路２５の反転入
力端一に接続されている。
上記のような構成において、第３図及び第４図を参照し
て、以下その動作を説明する。ただし、第３図及び第４
図はそれぞれデータスライスレベルが高くなった場合及
び低くなった場合分水しでおり、第３図（、）乃至（ｉ
）及び第５図（ａ）乃至（ｉ）は、それぞれ第２図中（
ａ）乃至（１）点のタイミングを示している。
て、以下その動作を説明する。ただし、第３図及び第４
図はそれぞれデータスライスレベルが高くなった場合及
び低くなった場合分水しでおり、第３図（、）乃至（ｉ
）及び第５図（ａ）乃至（ｉ）は、それぞれ第２図中（
ａ）乃至（１）点のタイミングを示している。
才ず、入力端子１１に第３図（ａ）に示すようなＷ信号
が供給され、同期クロック再生用ＰＬＬ回路１９から第
３図（ｂ）に示すような同期クロック信号が発生されて
いるとする。このとき、ローパスフィルタ１３から出力
される電圧信号（データスライスレベル）が第３図（ａ
）中実線で示す正規のスライスレベルｖ１よりも、一点
鎖線で示すように高くなったとする。すると、データス
ライス回路１４から出力されるＥＦＭ信号は、第３ 図
（ｃ） Ｉｃ 示ｔように、正規のスライスレベル■１
で生成されたときに比しで、位相が変化される。
が供給され、同期クロック再生用ＰＬＬ回路１９から第
３図（ｂ）に示すような同期クロック信号が発生されて
いるとする。このとき、ローパスフィルタ１３から出力
される電圧信号（データスライスレベル）が第３図（ａ
）中実線で示す正規のスライスレベルｖ１よりも、一点
鎖線で示すように高くなったとする。すると、データス
ライス回路１４から出力されるＥＦＭ信号は、第３ 図
（ｃ） Ｉｃ 示ｔように、正規のスライスレベル■１
で生成されたときに比しで、位相が変化される。
そして、第３図（ｃ）に示す信″号によりて、Ｄ−ＦＦ
回路３θ、３２の出力端Ｑには、第３図（ｄ） 、 （
ｅ）に示す信号がそれぞれ発生される。また、この第３
図（ｄ） 、 （ｅ）に示す信号と前記同期クロック信
号とに基づいて、Ｄ−ＦＦ回路３７ 、 、？ ８の出
力端には、第３図（ｆ） 、 （ｇ）に示す信号が発生
される。
回路３θ、３２の出力端Ｑには、第３図（ｄ） 、 （
ｅ）に示す信号がそれぞれ発生される。また、この第３
図（ｄ） 、 （ｅ）に示す信号と前記同期クロック信
号とに基づいて、Ｄ−ＦＦ回路３７ 、 、？ ８の出
力端には、第３図（ｆ） 、 （ｇ）に示す信号が発生
される。
このため、結局オア回路４２及びアンド回路４３の各出
力端からは、第３図（ｈ） 、 （＋）に示す信号がそ
れぞれ出力される。
力端からは、第３図（ｈ） 、 （＋）に示す信号がそ
れぞれ出力される。
ここで、第３図（ｃ）に示すＥＦＭ信号がＨレベルとな
ったとき、第３図（ｈ）に示す信号は第３図（ｃ）に示
すＥＦＭ信号と第３図（ｂ）に示す同期クロック信号と
の位相差成分に対応したＨレベル期間を有し、第３図（
１）に示す信号は第３図（ｂ）に示す同期クロック信号
の半周期分に対応したＩ、レベル期間を有するものとな
っている。また、第３図（ｃ）に示すＥＦ’Ｍ信号がＬ
レベルとなったとき、第３図（１）に示す信号は第３図
（ｃ） Ｋ示す信号と第３図（ｂ）に示す信号との位相
差成分に対応したＬレベル期間を有し、第３図（ｈ）に
示す信号は第３図（ｂ） Ｋ示す信号の半周期分に対応
したＨレベル期間を有するものとなっている。また、こ
の場合第３図（ｈ）に示す信号のＨレベル期間よりも、
第３図（ｉ）に示す信号のＬレベル期間の方が長くなっ
ている。
ったとき、第３図（ｈ）に示す信号は第３図（ｃ）に示
すＥＦＭ信号と第３図（ｂ）に示す同期クロック信号と
の位相差成分に対応したＨレベル期間を有し、第３図（
１）に示す信号は第３図（ｂ）に示す同期クロック信号
の半周期分に対応したＩ、レベル期間を有するものとな
っている。また、第３図（ｃ）に示すＥＦ’Ｍ信号がＬ
レベルとなったとき、第３図（１）に示す信号は第３図
（ｃ） Ｋ示す信号と第３図（ｂ）に示す信号との位相
差成分に対応したＬレベル期間を有し、第３図（ｈ）に
示す信号は第３図（ｂ） Ｋ示す信号の半周期分に対応
したＨレベル期間を有するものとなっている。また、こ
の場合第３図（ｈ）に示す信号のＨレベル期間よりも、
第３図（ｉ）に示す信号のＬレベル期間の方が長くなっ
ている。
このため、第３図（ｈ） 、 （ｉ）に示す信号をそれ
ぞれノット回路４４．４５で極性反転させて、互イニ合
成したものがスライスレベルの変動分に対応しておシ、
これを差動回路２５の反転入力端一に供給することによ
り、ローフ４スフイルタ１３の出力電圧が正規のスライ
スレベルまで引き下げられるようになるものである。次
に、ローパスフィルタ１３から出力される電圧信号（デ
ータスライスレベル）が第４図（ａ）中実線で示す正規
のスライスレベルＶ】 よりも、一点鎖線で示すように
低くなったとする。すると、データスライス回路１４か
ら出力されるＥＦＭ信号は、第４図（ｃ）に示すように
、正規のスライスレベル■１で生成されたときに比して
位相が変化される。
ぞれノット回路４４．４５で極性反転させて、互イニ合
成したものがスライスレベルの変動分に対応しておシ、
これを差動回路２５の反転入力端一に供給することによ
り、ローフ４スフイルタ１３の出力電圧が正規のスライ
スレベルまで引き下げられるようになるものである。次
に、ローパスフィルタ１３から出力される電圧信号（デ
ータスライスレベル）が第４図（ａ）中実線で示す正規
のスライスレベルＶ】 よりも、一点鎖線で示すように
低くなったとする。すると、データスライス回路１４か
ら出力されるＥＦＭ信号は、第４図（ｃ）に示すように
、正規のスライスレベル■１で生成されたときに比して
位相が変化される。
この場合にも前記と同様に、第４図（ｃ）に示すＥＦＭ
信号がＨレベルとなったとき、第４図（ｈ）に示す信号
は第４図（ｃ）に示すＥＦＭ信号と第４図（ｂ）に示す
同期クロック信号との位相差成分に対応したＨレベル期
間を有し、第４図（ｉ）に示す信号は第４図（ｂ）に示
す同期クロック信号の半周期分に対応したＬレベル期間
を有するものとなっている。また、第４図（ｃ）に示す
ＥＦＭ信号がＬレベルとなったとき、第４図０）に示す
信号は第４図（ｃ）に示す信号と第４図（ｂ）に示す信
号との位相差成分に対応したＬレベル期間を有し、第４
図（ｈ）に示す信号は第４図（ｂ）に示す信号の半周期
分に対応したＨレベル期間を有するものとなっている。
信号がＨレベルとなったとき、第４図（ｈ）に示す信号
は第４図（ｃ）に示すＥＦＭ信号と第４図（ｂ）に示す
同期クロック信号との位相差成分に対応したＨレベル期
間を有し、第４図（ｉ）に示す信号は第４図（ｂ）に示
す同期クロック信号の半周期分に対応したＬレベル期間
を有するものとなっている。また、第４図（ｃ）に示す
ＥＦＭ信号がＬレベルとなったとき、第４図０）に示す
信号は第４図（ｃ）に示す信号と第４図（ｂ）に示す信
号との位相差成分に対応したＬレベル期間を有し、第４
図（ｈ）に示す信号は第４図（ｂ）に示す信号の半周期
分に対応したＨレベル期間を有するものとなっている。
また、この場合、第４図（ｉ）に示す信号のＬレベル期
間よりも、第４図（ｆ）に示す信号のＨレベル期間の方
が長くなっている。
間よりも、第４図（ｆ）に示す信号のＨレベル期間の方
が長くなっている。
このため、第３図（ｈ） 、 （ｉ）に示す信号をそれ
ぞれノット回路４４．４５で極性反転させて、互いに合
成したものがスライスレベルの変動分に対応しており、
これを差動回路２５の反転入力端一に供給することによ
り、ローパスフィルタ１３の出力電圧が正規のスライス
レベルまで引き上げられるようになるものである。
ぞれノット回路４４．４５で極性反転させて、互いに合
成したものがスライスレベルの変動分に対応しており、
これを差動回路２５の反転入力端一に供給することによ
り、ローパスフィルタ１３の出力電圧が正規のスライス
レベルまで引き上げられるようになるものである。
ここで、スライスレベルの変動分に対応した・ぐルス幅
を有する信号（第３図（ｆ） 、 （ｇ）及び第４図（
ｆ） 、 （ｇ）に対応）を得る手段としては、近似的
ではあるが、第５図に示すように、Ｄ−ＦＦ回路４６．
４７、アンド回路４８．４９及びノット回路５０乃至５
２によっても略同様な動作を行なわせることができる。
を有する信号（第３図（ｆ） 、 （ｇ）及び第４図（
ｆ） 、 （ｇ）に対応）を得る手段としては、近似的
ではあるが、第５図に示すように、Ｄ−ＦＦ回路４６．
４７、アンド回路４８．４９及びノット回路５０乃至５
２によっても略同様な動作を行なわせることができる。
この場合、出力端子５３は前記同期クロック再生回路１
９に接続され、入力端子５４には前記同期りａワク信号
が供給され、出力端子５５．５６から前記第３図（ｆ）
。
９に接続され、入力端子５４には前記同期りａワク信号
が供給され、出力端子５５．５６から前記第３図（ｆ）
。
（ｇ）及び第４図（ｆ） 、 （ｇ）に対応する信号が
得られ、これが前記ローノＪ？スフィルタ１３を制御す
るようになるものである。
得られ、これが前記ローノＪ？スフィルタ１３を制御す
るようになるものである。
なお、この発明は上記実施例に限定されるものではなく
、この外その要旨を逸脱しない範囲で種々変形して実施
することができる。
、この外その要旨を逸脱しない範囲で種々変形して実施
することができる。
したがって、以上詳述したようにこの発明によれば、デ
ータスライスレベルの変動を修正し常に正確なスライス
レベルニ基づいてデータ生成を行ない得る極めて良好な
デジタルデータ生成装置を提供すると々ができる。
ータスライスレベルの変動を修正し常に正確なスライス
レベルニ基づいてデータ生成を行ない得る極めて良好な
デジタルデータ生成装置を提供すると々ができる。
第１図は従来のデジタルデータ生成装＃を示すブロック
構成図、第２図はこの発明に係るデジタルデータ生成装
置の一実施例を示すブロック回路構成図、第３図及び第
４図はそれぞれ同実施例の動作を説明するためのタイミ
ング図、第５図は同実施例の変形例を示すブロック構成
図である。 １１・・・入力端子、１２・・・レベル比較器、１３・
・ローノやスフィルタ、１４・・・データスライス回路
、１５・・・エツジ検出器、１６・・・位相比較器、１
７・・・ローパスフィルタ、１８・・・ＶＣＯ５１９・
・・同期クロック再生用ＰＬＬ回路、２０・・・ノット
回路、２１・・・Ｄ−ＦＦ回路、２２・・・データ生成
回路、２．９ 、２４・・・出力端子、２５・・・差動
回路、２６・・・データスライスレベル補正回路、２７
・・・復調再生回路、２８・・・アンド回路、２９・・
・オア回路、３０・・・Ｄ−ＦＦ回路、３１・・・ノッ
ト回路、３２・・・Ｄ−ＦＦ回路、３３・・・アンド回
路、３４・・・オア回路、３５・・・電源端子、３６・
・・ナンド回路、３７．３８・・・Ｄ−ＦＦ回路、３９
・・・ノット回路、４Ｑ・・・アンド［ｏｌ路、４１・
・・ノア回路、４２・・・オア回路、４３・・・アンド
回路、４４．４５・・・ノット回路、４６゜４７・・・
Ｄ−ＦＦ回路、４８．４９・・・アンド回路、５０乃至
５２・・・ノット回路、５３・・・出力端子、５４・・
・入力端子、５５．５６・・・出力端子。 出願人代理人 弁理士 鈴 江 武 彦第３図 （ｉ） ″ 、？４図 １
構成図、第２図はこの発明に係るデジタルデータ生成装
置の一実施例を示すブロック回路構成図、第３図及び第
４図はそれぞれ同実施例の動作を説明するためのタイミ
ング図、第５図は同実施例の変形例を示すブロック構成
図である。 １１・・・入力端子、１２・・・レベル比較器、１３・
・ローノやスフィルタ、１４・・・データスライス回路
、１５・・・エツジ検出器、１６・・・位相比較器、１
７・・・ローパスフィルタ、１８・・・ＶＣＯ５１９・
・・同期クロック再生用ＰＬＬ回路、２０・・・ノット
回路、２１・・・Ｄ−ＦＦ回路、２２・・・データ生成
回路、２．９ 、２４・・・出力端子、２５・・・差動
回路、２６・・・データスライスレベル補正回路、２７
・・・復調再生回路、２８・・・アンド回路、２９・・
・オア回路、３０・・・Ｄ−ＦＦ回路、３１・・・ノッ
ト回路、３２・・・Ｄ−ＦＦ回路、３３・・・アンド回
路、３４・・・オア回路、３５・・・電源端子、３６・
・・ナンド回路、３７．３８・・・Ｄ−ＦＦ回路、３９
・・・ノット回路、４Ｑ・・・アンド［ｏｌ路、４１・
・・ノア回路、４２・・・オア回路、４３・・・アンド
回路、４４．４５・・・ノット回路、４６゜４７・・・
Ｄ−ＦＦ回路、４８．４９・・・アンド回路、５０乃至
５２・・・ノット回路、５３・・・出力端子、５４・・
・入力端子、５５．５６・・・出力端子。 出願人代理人 弁理士 鈴 江 武 彦第３図 （ｉ） ″ 、？４図 １
Claims (1)
- 入力データとロー・ｅスフィルタの出力信号とをレベル
比較するレベル比較器からの出力に基づいて前記ローパ
スフィルタの出力信号レベルを制御するデータスライス
回路と、このデータスライス回路からの出力データと電
圧制御発振器から出力されるクロック信号とを位相比較
し該位相差成分に対応した位相差信号を生成する位相比
較器を有し該位相比較器から出力される位相差信号を電
圧信号に変換して前記電圧制御発振器の発振周波数を制
御することによりデータ読み取り用クロック信号を生成
する位相同期ループ回路と、この位相同期ループ回路か
ら出力されるデータ読み取シ用クロック信号に前記デー
タスライス回路からの出力データの位相を合わせるデー
タ生成回路とを備えたデジタルデータ生成装置において
、前記データスライス回路力・らの出力データと前記位
相同期ループ回路から出力されるデータ読み取り用クロ
ック信号とを位相比較し該位相差成分に対応しｆｃ第１
及び第２の位相差信号を生成して該第１及び第２の位相
差信号に基づいて前記データスライス回路のローパスフ
ィルタの出力信号を制御するデータスライスレベル補正
手段を具備してなることを特徴とするデジタルデータ生
成装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2722683A JPS59152512A (ja) | 1983-02-21 | 1983-02-21 | デジタルデ−タ生成装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2722683A JPS59152512A (ja) | 1983-02-21 | 1983-02-21 | デジタルデ−タ生成装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59152512A true JPS59152512A (ja) | 1984-08-31 |
Family
ID=12215169
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2722683A Pending JPS59152512A (ja) | 1983-02-21 | 1983-02-21 | デジタルデ−タ生成装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59152512A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0519684A2 (en) * | 1991-06-17 | 1992-12-23 | International Business Machines Corporation | Reading signals for optical storage media |
| WO1993007614A1 (en) * | 1991-09-30 | 1993-04-15 | Kabushiki Kaisha Toshiba | Data reproducing apparatus |
-
1983
- 1983-02-21 JP JP2722683A patent/JPS59152512A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0519684A2 (en) * | 1991-06-17 | 1992-12-23 | International Business Machines Corporation | Reading signals for optical storage media |
| JPH05144192A (ja) * | 1991-06-17 | 1993-06-11 | Internatl Business Mach Corp <Ibm> | 記録信号の検出装置と記録信号の読み取り及び検出の制御方法 |
| WO1993007614A1 (en) * | 1991-09-30 | 1993-04-15 | Kabushiki Kaisha Toshiba | Data reproducing apparatus |
| US5359585A (en) * | 1991-09-30 | 1994-10-25 | Kabushiki Kaisha Toshiba | Information reproducing apparatus with variable digitizing threshold |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR880000901B1 (ko) | 디스크 재생장치 | |
| US4672597A (en) | Clock signal reproducing circuit for a player reproducing information of a disc | |
| JPH03173972A (ja) | ディスク再生装置 | |
| JPH0462154B2 (ja) | ||
| JPH0756730B2 (ja) | スピンドルサーボ回路 | |
| JPH0438769A (ja) | ディスク再生装置 | |
| JPH10215175A (ja) | Ｐｌｌ回路及び信号再生装置 | |
| JPH1098377A (ja) | Ｐｌｌ回路 | |
| JP3607048B2 (ja) | ディスク再生装置及びデータスライス回路 | |
| JP4515713B2 (ja) | 光記録媒体上の位相基準信号とウォッブル信号との位相差検出装置及び方法 | |
| JPS59152512A (ja) | デジタルデ−タ生成装置 | |
| JPS59111423A (ja) | 同期信号再生用ｐｌｌ回路の保護装置 | |
| JPH0317250B2 (ja) | ||
| JPH0249573B2 (ja) | ||
| JPH1116293A (ja) | 電圧制御発振回路及びディスク再生装置 | |
| JPS59152513A (ja) | デジタルデ−タ生成装置 | |
| JPS59186109A (ja) | デジタルデ−タ生成装置 | |
| JPS59186110A (ja) | デジタルデ−タ生成装置 | |
| JPS6032161A (ja) | デジタル信号再生装置 | |
| JPH087468A (ja) | 光ディスク再生装置 | |
| JPS6258067B2 (ja) | ||
| JPS59124014A (ja) | 位相比較器 | |
| JPS59124012A (ja) | 同期信号再生回路 | |
| JPS5965909A (ja) | 同期クロツク再生回路 | |
| KR19990048996A (ko) | 피.알.엠.엘 검출방식을 채용한 광 디스크 재생장치에서의샘플링클럭 재생회로 |