JPH0628051B2 - 記憶制御方式 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、計算機システムの記憶制御方式に関し、詳し
くは、複数のアクセス要求制御装置を同期させて並列に
動作させ、且つ記憶装置に対し連続して発行されるアク
セス要求間の順序性を保証するのに好適な記憶制御方式
に関する。

〔従来の技術〕

独立にアクセス可能な複数の記憶単位（記憶バンク）で
構成される記憶装置に対して、複数のアクセス要求制御
装置がアクセス要求を発行する場合の従来の記憶制御方
式を第２図により説明する。

第２図において、２０Ａないし２０Ｄはアクセス要求制
御装置であり、アクセス要求を発行する源である。２１
Ａないし２１Ｄはアクセス要求スタック装置であり、そ
れぞれアクセス要求制御装置２０Ａないし２０Ｄから発
行されるアクセス要求をスタックし、スタックされた順
にアクセス要求を、そのアドレス情報に応じてアクセス
要求優先順位決定装置２２Ａないし２２Ｄのいずれかに
送出する。２３は記憶バンク２３Ａないし２３Ｄより成
る記憶装置である。

アクセス要求制御装置２０Ａに関して言えば、該装置２
０Ａから発行されたアクセス要求は、アクセス要求スタ
ック装置２１Ａの中のスタック回路２１１にスタックさ
れ、制御部２１０の指示に従ってアクセス要求のアドレ
スが指示する記憶バンクに対応するアクセス要求優先順
位決定装置２２Ａないし２２Ｄに送出される。アクセス
要求優先順位決定装置２２Ａないし２２Ｄは、各アクセ
ス要求スタック装置２１Ａないし２１Ｄから送出された
アクセス要求間の優先順位をとり、どれか一つを選んで
記憶装置２３に送出する。アクセス要求優先順位決定装
置２２Ａに関して言えば、該装置２２Ａに対してアクセ
ス要求スタック装置２１Ａないし２１Ｄから送出された
アクセス要求間の優先順位を優先順位決定論理部２２０
でとり、前記アクセス要求中の一つが選ばれて記憶装置
２３の記憶バンク２３Ａに送出される。この時選ばれな
かったアクセス要求は、優先順位決定論理部２２０の入
口で待たされる。

アクセス要求は、アクセス要求スタック装置２１Ａのス
タック２１１が一杯になるまでアクセス要求制御装置２
０Ａより送出される。また、アクセス要求スタック装置
２１Ａからは、前のマシンサイクル（システムを構成す
る順序回路群が同期して動作する周期的な一定時間間
隔）中に発行されたアクセス要求２１２が選択されたこ
とを示す信号２１３が、例えばアクセス要求優先順位決
定装置２２Ａから返った時点で、後続のアクセス要求２
１２が送出される。これは、アクセス要求制御装置２０
Ａから発行されたアクセス要求の順で記憶装置２３から
該アクセスのデータを読出すことを保証するためであ
る。

以上、従来の記憶制御方式について説明したが、更に、
特開昭６０−１３６８４９号に記載のように、システム
全体の性能を向上させるため、アクセス要求制御装置が
発行するアクセス要求を要求発生順にａ個単位のグルー
プに分割して、各ａ個中の各アクセス要求に０〜（ａ−
１）のアクセス要求識別子を付加してアクセス要求を発
行し、一方、記憶単位に直結するアクセス要求優先順位
決定装置においては、当該発行アクセス要求が選択され
たことを示すアクセス要求の識別子を発行元のアクセス
要求制御装置に返送するような記憶制御方式も提案され
ている。

〔発明が解決しようとする問題点〕

科学技術計算を高速処理するためのベクトル処理装置で
は、ベクトルデータを保持するベクトルレジスタと該デ
ータを演算する演算部、記憶装置とベクトルレジスタ間
のデータ転送を司るアクセス要求制御装置を各々複数個
備え、一つのベクトル命令中の要素を同一種の複数のリ
ソース（ベクトルレジスタ、演算器、アクセス要求制御
装置）に同時に割当て並列に処理する、いわゆる要素並
列処理方式を採用することが多くなってきている。この
場合、一般的に言って、要素並列で同時に動作している
同一種のリソースは、完全に同期して割当てられた要素
を処理する方式が望ましい。同期して動作させることに
より、並列に動作している同一種の複数のリソース間で
制御回路を共有化することが可能であり、制御論理を簡
単にすることができる。このとき問題になるのは、記憶
装置を構成する記憶バンクへのアクセス競合による待時
間の発生である。したがって、同一種の複数のリソース
間で同期して動作させる為には、前記待時間によるリソ
ース間のずれを吸収し、完全に同期化した記憶装置アク
セスを提供するような記憶制御方式が必要である。

ところが、先に述べたような従来の記憶制御方式は、一
つのアクセス命令を一つのアクセス要求制御装置に割当
てゝ処理することを前提にしており、一つのベクトルア
クセス命令中の要素を複数のアクセス要求制御装置に分
割して割当てゝ並列に処理する場合については考慮され
ておらず、並列動作させる複数のアクセス要求制御装置
間で同期をとってアクセス要求を処理することができな
いという問題があった。

本発明の目的は、複数のアクセス要求装置に対して、一
つのベクトルアクセス命令の要素を分割して割付けて処
理するベクトル処理装置等において、該アクセス要求制
御装置間の同期をとりつゝ、毎クロックピッチでアクセ
ス要求の発行を可能とする記憶制御方式を提供すること
にある。

〔問題点を解決するための手段〕

上記目的は、アクセス要求制御装置から発行されるアク
セス要求に識別子を付加し、一つのアクセス命令を処理
する複数のアクセス制御装置から発行された同一アクセ
ス要求識別子をもつすべてのアクセス要求が、アクセス
要求優先順位決定装置で選択された事を検出し、この信
号により、該アクセス要求識別子を付加した後続のアク
セス要求の発行を許可する手段を設けるとゝもに、該信
号により記憶装置アクセスに要する固定時間以降に、ア
クセス要求元に対して該識別子に対応する複数個の読出
データを同時に送出する手段を設けることにより達成さ
れる。

［作用］ ベクトルデータの如き一連のデータに対するアクセス動
作を、複数のアクセス要求制御装置に要素を分割して割
当てて処理する際、各アクセス要求制御装置毎に具備す
るアクセス要求スタック装置は、各アクセス要求制御装
置が発行するアクセス要求を要求発生順にａ個単位のグ
ループに分割してスタックし、各ａ個中の各アクセス要
求に０〜（ａ−１）のアクセス要求識別子を付加してア
クセス要求を該当アクセス要求優先順位決定装置へ送出
する。一方、アクセス要求制識別子制御回路は、各記憶
制単位に直結された各アクセス要求優先順位決定装置に
おいて、一つのアクセス命令を分割処理している複数の
アクセス要求制御装置が発行した同一アクセス要求識別
子をもつすべてのアクセス要求が選択されたことを検出
すると、それを各アクセス要求スタック装置に通知す
る。これを通知された各アクセス要求スタック装置は、
当該アクセス要求識別子を持つ後続のアクセス要求を該
当アクセス要求優先順位決定装置へ送出することが可能
になる。これにより、一つの命令を分割処理する複数の
アクセス要求制御装置は各々最少ａ個までのアクセス要
求を、アクセス要求優先順位決定装置で選択されたか否
かを意識せずに連続して発行することが可能になる。更
に、各アクセス要求スタック装置では、一つの命令を分
割処理する複数のアクセス要求制御装置が１番目に発行
したアクセス要求（識別子“０”）が前記装置ですべて
選択されたことを示す信号が戻っていれば、（ａ−１）
の識別子を付加したアクセス要求に続き、連続して識別
子（０）を付加したアクセス要求を送出することが可能
になり、以降同様にして、一つの命令を分割処理するア
クセス要求制御装置間の同期をとりつゝ連続したアクセ
ス要求の発行が可能になる。

一方、アクセス要求に対する読出データをアクセス要求
発行元対応に送出する読出データ制御装置では、読出デ
ータに付随する識別子を認識して識別子に対応したバッ
ファ位置にデータを格納する。格納されたデータは、一
つの命令を分割処理する複数のアクセス要求制御装置が
発行した同一識別子のアクセス要求のすべてが記憶装置
に送出されたことを検出した固定時間（記憶装置のアク
セス時間）後、すなわち読出データのバッファに同一識
別子のデータがすべて格納された時点で、識別子の順番
通りにデータ要求元に対して並列に同期して送出され
る。これにより、一つの命令を分割処理する複数のアク
セス要求制御装置が発行したアクセス要求に対応する複
数個の読出しデータを、要素の順序性を保証しつゝ、並
列に送出することが可能になる。

〔実施例〕

以下、本発明の一実施例について図面により説明する。

第３図に本発明の一実施例を採用した計算機システムの
主要部の構成例を示す。こゝで計算機システムは、複数
（本実施例では４とする）の演算装置３０Ａないし３０
Ｄ、該演算装置３０と記憶装置１５間のデータバッファ
の役割をもつベクトルレジスタ装置３１Ａないし３１
Ｄ、アクセス要求制御装置３２Ａないし３２Ｄ、記憶制
御装置１０，記憶装置１５を備えている。記憶装置１５
は、各々独立にアクセス可能な複数（本実施例では４つ
とする）の記憶バンク１５Ａないし１５Ｄから成り、ア
クセス要求に伴なうアドレス情報をデコードした結果ど
の記憶バンクにアクセスするかが決定される。記憶制御
装置１０は、アクセス要求制御装置対応のアクセス要求
スタック回路１０Ａないし１０Ｄ、読出データバッファ
回路１４Ａないし１４Ｄ、記憶バンク対応のアクセス要
求優先順位決定回路１１Ａないし１１Ｄから成る。

第３図に示す計算機システムにおいて、要素並列処理方
式を適用した場合の動作概要について、記憶装置からの
読出、演算、記憶装置への書込という動作を例にとって
説明する。

まず記憶装置１５からベクトルデータを読み出してベク
トルレジスタ３１に格納する動作の場合、ベクトルの各
要素を以下のようにアクセス要求制御装置３２Ａないし
３２Ｄに割当て、アクセス要求を生成させる。

アクセス要求制御装置 （ｎは正の整数） 同時に正成したアクセス要求は、対応するアクセス要求
スタック回路１０Ａないし１０Ｄに四つの要素が同時に
送られる。該各スタック回路では、アクセス要求のアド
レスに基づき、目的の優先順位決定回路１１Ａないし１
１Ｄのいずれかに送出する。該各優先順位決定回路で
は、複数のアクセス要求が競合した場合、所定の優先順
位に従って一つのアクセス要求を選択し、それぞれ対応
する記憶バンク１５Ａないし１５Ｄに対してアクセス要
求を送出する。各記憶バンクに送出したアクセス要求に
対応する読出データは固定時間（アクセス時間に相当）
後に記憶制御装置１０に返送され、それぞれアクセス要
求制御装置３２Ａないし３２Ｄに対応した読出データバ
ッファ回路１４Ａないし１４Ｄにセットされる。この読
出しデータは、アクセス要求制御装置３２Ａないし３２
Ｄが同時に発行した４個のアクセス要求のデータがすべ
て読出された時点で、発行順に各アクセス要求制御装置
に返送され、ベクトルレジスタ３１Ａないし３１Ｄに同
時に格納される。ベクトルレジスタと各要素の割当を以
下に示す。

ベクトルレジスタ 次に、ベクトルレジスタ３１Ａないし３１Ｄに格納され
たデータを演算する場合、ベクトルの各要素を以下のよ
うに演算装置３０Ａないし３０Ｄに割当て、演算結果を
再びベクトルレジスタに格納する。

演算装置 この演算動作では、４個の演算装置３０Ａないし３０Ｄ
は完全に同期して演算が行われ、例えば、第０，１，
２，３要素の結果は同時に求められ、同時刻でベクトル
レジスタ３１Ａないし３１Ｄに格納される。

最後に、ベクトルレジスタ３１Ａないし３１Ｄに格納さ
れたデータを記憶装置１５に書込む場合、前述したデー
タ読出と同様に各要素がアクセス要求制御装置３２Ａな
いし３２Ｄに割当てられ、４個の要素、例えば第０，
１，２，３要素が、対応するアクセス要求スタック回路
１０Ａないし１０Ｄに送出される。以降の記憶装置１５
へのアクセス要求送出までの処理は、読出動作と同様で
ある。

以上述べたように、各々４個の演算装置３０Ａないし３
０Ｄ、ベクトルレジスタ３１Ａないし３１Ｄ、アクセス
要求制御装置３２Ａないし３２Ｄは、同期して各要素を
処理する。したがって、同期して動作させる要素並列処
理方式では、一つの制御系論理で各々４個の演算装置３
０Ａないし３０Ｄのベクトルレジスタ３１Ａないし３１
Ｄ、アクセス要求制御装置３２Ａないし３２Ｄを制御す
るような論理構成をとることができる。

ところが、記憶制御装置１０内では、アクセスする記憶
バンクの状態（先行アクセス要求による使用中なと）や
他のアクセスとの競合の為に、アクセス要求制御装置３
２Ａないし３２Ｄが同期して同時に送出した４個の各ア
クセス要求が同時に処理されず、記憶バンクのアクセス
要求の送出に時間的なずれが生じることがある。この
為、記憶制御装置１０内の読出データバッファ１４Ａな
いし１４Ｄにおいては、アクセス要求制御装置３２Ａな
いし３２Ｄから同時に送出されたアクセス要求に対応す
る読出データがすべて格納されるまで待合せ、すべて格
納された時点で４個の読出データアクセス要求制御装置
に同時に送出するような制御方式をとる必要がある。

以下、記憶制御装置における本発明による同期制御方式
について第１図を用いて説明する。

第１図は第３図の記憶バンク１５Ａないし１５Ｄを含め
た記憶制御装置１０の構成例を示す。記憶制御装置１０
は、アクセス要求スタック回路１０Ａないし１０Ｄ、優
先順位決定回路１１Ａないし１１Ｄ、読出データ転送制
御回路１２Ａないし１２Ｄ、アクセス要求識別子制御回
路１３、読出データバッファ回路１４Ａないし１４Ｄか
ら構成される。

アクセス要求制御装置３２Ａないし３２Ｄから同時に発
行された４個のアクセス要求（例えば第０，１，２，３
要素に対応する要求）は、アクセス要求スタック回路１
０Ａないし１０Ｄに到着する。例えばアクセス要求スタ
ック回路１０Ａに到着したアクセス要求は、入力制御回
路１０４が示すスタックＳ０（１００Ａ），Ｓ１（１０
０Ｂ），Ｓ２（１００Ｃ），Ｓ３（１００Ｄ）のいずれ
か、例えばスタックＳ０（１００Ａ）にセットされる入
力制御回路１０４は、アクセス要求を格納すべきスタッ
ク位置“０”〜“３”（Ｓ０〜Ｓ３に対応）を、スタッ
クに対して信号１０４ａで指示する回路であり、アクセ
ス要求が１個スタックに格納される毎に、次に格納すべ
きスタック位置を示す信号１０４ａを“０”→“１”→
“２”→“３”→“０”…のように送出する。

一方、スタックＳ０〜Ｓ３に格納されたアクセス要求
は、出力制御回路１０５が示すスタック位置、例えばス
タックＳ０（１００Ａ）から選択回路１０３を介して優
先順位決定回路１１Ａないし１１Ｄに送出される。こゝ
で出力制御回路１０５は、アクセス要求を取出すべきス
タック位置“０”〜“３”の値を信号１０５ａで示し、
入力制御回路１０４と同様に“０”→“１”→“２”→
“３”→“０”…のようにアクセス要求を一つ出力する
毎にその値を変えて選択回路１０３に送出する。但し、
出力制御回路１０５が入力制御回路１０４と異なる点
は、スタックＳ０〜Ｓ３に対応するアクセス要求送出制
御用フリップフロップ１０１Ａないし１０１Ｄの値によ
って、該スタックからのアクセス要求の出力を制御する
ことである。

出力制御回路１０５が取り出そうとするスタック、例え
ばＳ０（１００Ａ）に対するアクセス要求送出制御用フ
リップフロップ１０１Ａが“１”であれば、該スタック
Ｓ０（１００Ａ）のアクセス要求を優先順位決定回路１
１Ａないし１１Ｄに送出する。一方、該フリップフロッ
プ１０１Ａが“０”であれば、アクセス要求識別子制御
回路１３からの信号１３ａによって該フリップフロップ
１０１Ａが“１”にセットされるまで、スタックＳ０
（１００Ａ）からのアクセス要求の送出を抑止するとゝ
もに、出力制御回路１０５が送出する信号１０５ａのス
タック番号も“０”に保持するよう制御される。

尚、該フリップフロップ１０１Ａが“１”であり、対応
するスタックＳ０（１００Ａ）からアクセス要求を取り
出し、優先順位決定回路１１Ａないし１１Ｄに送出した
場合には、送出したという情報を出力制御回路１０５か
ら信号１０５ｂを使って出し、該フリップフロップの値
を“０”にリセットする。そして、出力制御回路１０５
が次に取り出そうとするスタックはＳ１となる。

また、優先順位決定回路１１Ａないし１１Ｄに送出され
るアクセス要求１０３ａは、例えばスタックＳ０（１０
０Ａ）に格納されていたアドレス情報に加え、アクセス
要求識別子生成回路１０２Ａないし１０２Ｄから送出さ
れる当該アクセス要求スタック回路１０Ａの番号（０）
とスタック番号（０〜３）を示す２桁のアクセス要求識
別子（００，０１，０２，０３）とからなる。例えばス
タックＳ０（１００Ａ）の場合、アクセス要求識別子は
“００”である。

以上は、アクセス要求スタック回路１０Ａの動作につい
て説明したが、他のスタック回路１０Ｂないし１０Ｄに
ついて同様であり、４個のアクセス要求制御装置から同
時に発行された４個のアクセス要求は、各スタック回路
の同一スタック位置に格納されて処理される。

さて、アクセス要求スタック回路１０Ａから送出された
アクセス要求１０３ａは、そのアクセスするアドレスに
基づき記憶バンク対応の優先順位決定回路１１Ａないし
１１Ｄのいずれか一つ、例えば１１Ａに到着する。優先
順位決定回路１１Ａに到着したアクセス要求１０３ａ
は、他のアクセス要求スタック回路１０Ｂないし１０Ｄ
から送出されたアクセス要求との間で優先順位が決定さ
れ、選択されると、該当記憶バンク１５Ａに対してアク
セス要求１１Ａａが送出される。

このアクセス要求１１Ａａの送出に伴い、アクセス要求
識別子１１Ａｂが、アクセス要求識別子制御回路１３に
送られる。第４図に該アクセス要求識別子制御回路１３
の詳細を示す。アクセス要求識別子１１Ａｂは解読回路
４０Ａに入力され、アクセス要求スタック回路１０Ａな
いし１０Ｄの番号をデコードするデコーダ４１、該回路
内のスタック番号をデコードするデコーダ４２Ａないし
４２Ｄの組合せにより、アクセス要求スタック回路とス
タック番号を特定する。この解読回路４０Ａで得られた
信号により、ＯＲゲート４３０ないし４３Ｆを通して、
前記解読回路で特定された信号に対応するアクセス要求
スタック回路別のアクセス要求識別子有効表示用フリッ
プフロップ４４０ないし４４Ｆのなかのいずれか一つを
“１”にセットする。同様にして、他の優先順位決定回
路１１Ｂないし１１Ｄから送られてきたアクセス要求識
別子１１Ｂないし１１Ｄｂも解読回路４０Ｂないし４０
Ｄでデコードされ、特定のアクセス要求識別子有効表示
フリップフロップを“１”にセットする。

各アクセス要求スタック回路１０Ａないし１０Ｄの同一
スタック番号に対応する該フリップフロップ、例えば４
４０，４４４，４４８，４４Ｃがすべて“１”になった
ということは各アクセス要求スタック回路１０Ａないし
１０Ｄに同時に到着してスタック位置Ｓ０にセットされ
た４個のアクセス要求が、すべて記憶装置１５に送出さ
れたことを意味しており、これをＡＮＤゲート４５Ａで
検出し、信号１３ａを使って各アクセス要求スタック回
路１０Ａないし１０Ｄ内のスタックＳ０に対応するアク
セス要求送出制御用フリップフロップ１０１Ａを“１”
にセットする。これにより、アクセス要求スタック回路
１０Ａないし１０ＤのスタックＳ０に格納された後続の
アクセス要求は、優先順位決定回路１１Ａないし１１Ｄ
に対して送出可能な状態になる。また、信号１３ａをア
クセス要求スタック回路１０Ａないし１０Ｄに送出した
時点で、該信号に対応するアクセス要求識別子有効表示
用フリップフロップ４４０，４４４，４４８，４４Ｃを
“０”にリセットする。

一方、記憶バンク１５Ａないし１５Ｄに送出されたアク
セス要求１１Ａａないし１１Ｄａに対応する読出しデー
タ１５Ａａないし１５Ｄａは、アクセス要求識別子バッ
ファ１２Ａないし１２Ｄで記憶バンクアクセスとの時間
合せをしたアクセス要求識別子１２Ａａないし１２Ｄａ
とゝもに、読出データバッファ回路１４Ａないし１４Ｄ
へ送られる。読出データバッファ回路１４Ａないし１４
Ｄでは、アクセス要求識別子が示すアクセス要求スタッ
ク回路番号に基づき、選択回路１４０によりアクセス要
求スタック回路１０Ａないし１０Ｄに各々対応する読出
データバッファ回路１４Ａないし１４ＤのスタックＳ０
ないしＳ３に対応するデータバッファＢ０（１４１Ａ）
ないしＢ３（１４１Ｄ）のいずれかに読出しデータを格
納する。例えば、該識別子１２０ａが“００”であれ
ば、読出データバッファ回路１４Ａ内のＢ０（１４１
Ａ）に読出データ１５Ａａを格納する。

一方、データバッファへの格納とは独立に、読出データ
送出制御回路１６により、読出データバッファ回路１４
Ａないし１４Ｄに格納された４個の読出データを同時に
アクセス要求制御装置３２Ａないし３２Ｄへ送出する処
理を行う。第５図に読出データ送出制御回路１６の詳細
を示す。

読出データ送出制御回路１６には、アクセス要求識別子
制御回路１３から、４個のアクセス要求スタック回路１
０Ａないし１０Ｄ内の同一スタック位置に格納されてい
たアクセス要求がすべて記憶バンクに送出されたことを
示す信号１３ａないし１３ｄが送られる。この信号１３
ａないし１３ｄは、言い換えれば固定時間（記憶バンク
のアクセス時間に相当）後に４個の読出データバッファ
回路１４Ａないし１４Ｄの各々Ｂ０（１４１Ａ）ないし
Ｂ３（１４１Ｄ）の中の一つのバッファに読出データが
すべて格納されていることを意味する。したがって、該
信号を記憶バンクアクセスとの待合せ用バッファ５４Ａ
ないし５４Ｄを通過させて、フリップフロップ５０Ａな
いし５０Ｄをセットすることにより、対応する読出デー
タバッファ位置Ｂ０（１４１Ａ）ないしＢ３（１４１
Ｄ）の読出データの有効性を表示することができる。

こゝで、読出データ送出制御回路１６は、有効性が表示
された読出データバッファ位置のデータをＢ０（１４１
Ａ）からＢ１（１４１Ｂ），Ｂ２（１４１Ｃ），Ｂ３
（１４１Ｄ）と順次送出する為の制御信号１６ａを読出
データバッファ回路１４Ａないし１４Ｄに送出する。但
し、読出データ取出ポインタ５４がデコーダ５５でデコ
ードし、該ポインタ５４が指しているバッファ位置に対
応する読出データ有効表示用フリップフロップが“０”
を示している場合、つまり、アクセス要求スタック回路
１０Ａないし１０Ｄ内の、該ポインタ５４が指している
位置のスタックに格納されていた４個のアクセス要求の
少なくとも一つに対応する読出しデータが、まだ読出デ
ータバッファに到着していない場合は、読出制御信号１
６ａの送出はアンドゲート５１Ａないし５１Ｄで抑止さ
れ、該フリップフロップ５０Ａないし５０Ｄが“１”に
セットされるまで該ポインタ５４の値もそのまゝ保持さ
れる。その後、該ポインタ５４が示すバッファ位置の読
出データ有効表示用フリップフロップが“１”になる
と、ＡＮＤゲート５１Ａないし５１ＤとＯＲゲート５２
でこれを検出し、フリップフロップ５３Ａを介して読出
制御信号１６ａを送出する。これと同時に信号５２ａに
より、該ポインタ５４が指す該当読出データ有効表示用
フリップフロップを“０”にリセットし、更に該ポイン
タ５４の値を＋１回路５６で“＋１”加算した値に更新
する。

一方、読出制御信号１６ａは同時に４個の読出データバ
ッファ回路１４Ａないし１４Ｄで受取られ、出力制御回
路１４３に入力される。出力制御回路１４３は、信号１
４３ａによって選択回路１４２を制御し、前記読出制御
信号１６ａが指定したバッファ番号の読出しデータを取
出す。

以上の動作により、４個の読出データバッファ回路１４
Ａないし１４Ｄから４個の読出データが同期して並列に
アクセス要求制御装置３２Ａないし３２Ｄに送出される
ことになる。

本実施例によれば、４個のアクセス要求制御装置３２Ａ
ないし３２Ｄから同時に同期をとって発行されたアクセ
ス要求に対し、記憶制御装置１０内で最大３個のアクセ
ス要求の追越しを可能とすることにより、毎クロックピ
ッチでアクセス要求を処理し、且つ同時に受付けた４個
のアクセス要求に対応する読出データを同期して並列に
アクセス要求を受付けた順番でアクセス要求制御装置３
２Ａないし３２Ｄに返送することが可能である。

〔発明の効果〕

本発明によれば、複数のアクセス要求制御装置に対し
て、一つのベクトルアクセス命令の要素を分割して割付
けて同時に処理する要素並列処理方式において、各アク
セス要求制御装置のアクセス要求をａ個ずつの単位に分
割し、読出データの順序性を保証しつゝ該ａ個のアクセ
ス要求の範囲内で記憶装置に対する発行順序を入れ替え
ることができるので、複数のアクセス要求制御装置から
同時に発行されたアクセス要求間で同期をとりながら処
理する記憶制御装置においても、アクセス要求制御装置
から毎クロックピッチでアクセス要求が受付可能であ
り、記憶制御装置のアクセス要求処理能力の大幅な向上
に効果がある。

更に、要素並列処理において、要素間の同期動作を乱す
主原因である記憶装置アクセスに伴なうアクセス要求処
理時刻のばらつきを記憶制御装置内で完全に抑えること
ができる為、要素並列処理方式の実現容易性の向上に大
きな効果がある。

【図面の簡単な説明】

第１図は本発明による記憶制御装置の一実施例を示す
図、第２図は従来の記憶制御方式を説明する図、第３図
は本発明による記憶制御装置を採用した計算機システム
の主要部の構成例を示す図、第４図は第１図のアクセス
要求識別子選択回路の構成例を示す図、第５図は第１図
の読出データ送出制御回路の構成例を示す図である。 １０…記憶制御装置、１０Ａないし１０Ｄ…アクセス要
求スタック回路、 １１Ａないし１１Ｄ…アクセス要求優先順位決定回路、
１３…アクセス要求識別子制御回路、 １６…読出データ送出制御回路、 １４Ａないし１４Ｄ…読出データバッファ回路。

Claims (2)

【特許請求の範囲】
1. 【請求項１】独立にアクセス可能な複数の記憶単位で構
   成される記憶装置と、前記記憶装置に対してアクセス要
   求を発行する複数のアクセス要求制御装置と、複数のア
   クセス要求制御装置が発行するアクセス要求間の優先順
   位を決定し、選択したアクセス要求を該当記憶単位に送
   出する記憶制御装置とを有し、一つのベクトルアクセス
   命令中の要素を複数のアクセス要求制御装置に分割して
   割当てて並列に処理する計算機システムにおける記憶制
   御方式であって、 前記記憶制御装置は、 前記記憶装置の独立にアクセス可能な各記憶単位に対応
   する複数のアクセス要求優先順位決定手段と、 前記複数のアクセス要求制御装置が発行するアクセス要
   求に対して、各々、当該アクセス要求制御装置のアクセ
   ス要求を要求発生順に複数個単位のグループに分割して
   スタックし、その複数個の中の各々のアクセス要求にア
   クセス要求識別子を付加して該当アクセス要求優先順位
   決定手段に送出する、複数のアクセス要求スタック手段
   と、 前記複数のアクセス要求スタック手段から送出された同
   一のアクセス要求識別子を付加されたすべてのアクセス
   要求が各アクセス要求優先順位決定手段で選択されたこ
   とを検出して各アクセス要求スタック手段に通知し、各
   アクセス要求スタック手段において当該アクセス要求識
   別子を持つ後続のアクセス要求を該当アクセス要求優先
   順位決定手段へ送出可能とせしめる制御手段と、 を有することを特徴とする記憶制御方式。
2. 【請求項２】前記記憶制御装置は更に、前記記憶装置の
   各記憶単位に対応して当該記憶単位からの読出しデータ
   を格納する複数の読出しデータバッファ手段と、前記各
   読出データバッファ手段に同一のアクセス要求識別子の
   読出しデータが格納されたことを検出し、該検出した時
   点で各読出しデータバッファ手段から各アクセス要求制
   御装置へ各々当該読出しデータを送出せしめる制御手段
   とを有することを特徴とする特許請求の範囲第１項記載
   の記憶制御方式。