JPS5914833B2 - リ−ド・オンリ・メモリ - Google Patents

Description

【発明の詳細な説明】 本発明は、トランジスタのリード・オンリ・メモリ（Ｒ
ＯＭ）に関するものであり、特にこのようなメモリにお
いて非常に高い記憶密度を得るために、検出トランジス
タと共にセルを構成するトラ１５ ンジスタの配列に関
するものである。

トランジスタのＲＯＭは当分野では良く知られ、広く用
いられている。このようなメモリは直交するワード・ラ
インとビット・ラインを有し、その交点に記憶セルが提
供される。第１の型の２進情・０ 報、例えば゛０１’
’は、上記セルが能動トランジスタを含む場合、即ち上
記能動トランジスタのコレクタがバイアス電源に接続さ
れ、ベースがワード・ラインに接続され、エミッタがビ
ット・ラインに接続される場合に、セルに記憶される。
一方、第’５２の型の２進情報、例えば゛゛ｏ’’は、
上記セルがいかなるトランジスタも含まない場合、又は
種々のラインヘのトランジスタの接続がセル内で行なわ
れない場合に、セルに記憶される。フランス国特許出願
第２２６１５９４号明細書０ は、コレクタ・バスでヒ
ューズを通つて接続されたりもしくは接続されなかつた
りする。

バイポーラ・トランジスタを含むプログラム可能なＲＯ
Ｍを示している。上記メモリはエミッタ結合した論理回
路（ＥＣＬ論理）と一致する。ワード・ライ゜５ ンの
アドレス動作は、エミッタがワード・ラインのトランジ
スタのエミッタに結合されたアドレス動作トランジスタ
により確実に行なわれる。フランス国特許出願第２３０
０３９５号及び第２３００３９７号明細書は、抵抗体を
通るビツトラインヘセル・トランジスタのエミツタが接
続されたり、もしくは接続されなかつたりするプログラ
ム可能な型のメモリへ、情報を書込み得る手段を示して
いる。フランス国特許出願第２３００３９６号明細書は
、またメモリ内に含まれる情報をアタセスするのに必要
な時間を一定にする手段を含む、この型のメモリを示し
ている。上記の出願明細書では、エミツタがビツト・ラ
インに接続され、それ故に選択メモリ・セルのトランジ
スタと共に電流スイツチを構成する読出し動作のトラン
ジスタにより情報は検出される。

上記の明細書は、ＲＯＭ構造体の性能の向上を目的とし
ているのであつて、密度即ち記憶容量を向上させること
を目的としてはいない。本発明の目的は、非常に高密度
に集積されたＲＯＭであつてわずかな電力しか必要とせ
ず、低コストのものを提供することである。

本発明は、ｍ個のビツト・ラインとｎ個のワード・ライ
ンが提供された半導体のマスタ・スライスに集積された
ＲＯＭで行なわれる。

メモリ・セルはワード・ラインとビツト・ラインの交点
に提供され、ＮＸｍ個のビツト記憶容量を保証する。ベ
ース及びコレクタの接点並びに拡散領域が各交点に提供
される。ベース接点はワード・ラインに接続され、コレ
クタ接点は電源に接続される。このメモリは、このよう
にして得られたセルのマトリツクスを特徴づけることに
より、即ち、第１の型の２進情報、例えば“１”が書込
まれるセルには、拡散領域及びエミツタ接点を提供し、
第２の型の２進情報、例えば“Ｏ゛が書込まれるセルに
は、上記拡散領域及び上記エミツタ接点を提供しないこ
とにより、行なわれる。エミツタ接点はビツト・ライン
に接続される。各ビツト・−ラインは、ベースが基準電
圧に接続された検出トランジスタのエミツタに接続され
、上記トランジスタのコレクタ電圧は読出されるべきそ
してワード・ラインで選択されたセルの状態を示す。本
発明では、ビツト・ラインはｍ／ｋ個の素子より成るｋ
個のグループに分割され、そしてこの結果、検出トラン
ジスタはｍ／ｋ個の素子より成るｋ個のグループに分割
される。

ビツト・ライン間の間隔を最小にするために、またそれ
故に、より高密度を保証するために、コレクタが読出し
回路へー緒に接続されている各グループのｍ／ｋ個の素
子は、シリコン領域で幾らか表面を節約することができ
、コレクタ容量も減少できる同じサブ・コレクタ・ベツ
ドに形成される。さらに、本発明のその他の特徴として
、ｍ／ｋ個のビツト制御回路が用いられる。

各選択回路はｋ個のビツト・ラインに接続され、各ビツ
ト・ラインは異なるグループから選ばれる。これ故に、
ｍ個のトランジスタのうちｋ個の検出トランジスタのみ
を導電にすることができ、電力消費を減少することにな
る。本発明の前記及び他の目的、特徴並びに利点は、添
付図に示されている本発明の好実施例の、より特定した
以下述べることから明らかになるであろつＯ第１図は、
本発明に従つて設計した高密度ＲＯＭのレイアウトを示
す。

このレイアウトを用いることにより、ＮＸｍビツト（ｎ
＝２５６及びｍ−２８８）の密度を有するメモリを標準
寸法のマスター・スライスに集積することができる。構
造体は、ｍ行ｎ列のマトリツタスに配列されたトランジ
スタＴｉ，ｊを含む。Ｔｉ，ｊでは、ｉはｌ行目をそし
てＪはｊ夕１泪を表わす。縦のラインＷＬｌ乃至ＷＬｎ
はワード・ラインであり、ラインＢＬｌ乃至ＢＬｍはビ
ツト・ラインである。構造体の最も長いラインのみが示
されている。各トランジスタＴｉ，ｊのコレクタはバイ
アス電源Ｖｃに接続され、ベースはワード・ラインＷＬ
Ｊに接続され、エミツタは提供されたり又は提供されな
かつたりする。もし提供されるなら、それはビツト・ラ
インＢＬｉに接続される。例えば、図面ではトランジス
タＴｌ，ｌのエミツタはビツトラインＢＬｌに接続され
、上記トランジスタは第１の型の２進情報、例えば゛１
゛を表わし、そしてトランジスタＴ２，ｌは完全ではな
い、即ちそのエミツタは提供されていないことを、示し
ている。それ故に、それは第２の型の２進情報、例えば
゛０゛を表わす。所望の情報でメモリを充電するために
、エミツタを有するもしくは有しないトランジスタがマ
トリツクスの各点に提供される。このために、トランジ
スタは、コレクタ及びベースが各位置で接点を有して拡
散されるように、マスター・スライスにエミツタ領域を
拡散しその接点を形成することにより完成されたり又は
完成されなかつたりする。２つのセル、即ちエミツタを
有する第１のものと、エミツタを有しない第２のものと
の集積が第２図に示されている。

駆動トランジスタＷＤｊは各ワード・ラインＷＬｊに接
続され、ｎ＝２Ｘの出力とＸの入力を有するデコーダの
出力（指標ｊ）により制御されている。

２５６のワード・ラインを有するメモリの場合には、ｎ
＝２５６、Ｘ二８であり、デコーダは選択されるライン
のアドレスを受取る８つの入力１Ｗ０乃至１Ｗ７を含む
。

デコーダはシヨツトキ・ダイオードを有して提供される
通常の型のものであり、８つの真数値／補数値発生回烙
曹０乃至ＡＷ７により制御される。各発生回路は２つの
出力を有して提供され、補数値出力には参照のためべ、
印がついている。１６個の出力ラインは、トランジスタ
ＷＤｌ乃至ＷＤｎのベースを駆動するｎ個の縦のライン
と共にシヨツトキ・ダイオード・マトリツタスの横のラ
インを構成する。

回路網は５選択ワード・ラインに応答してトランジスタ
ＷＤのベースに高レベルを、そしてその他のラインには
低レベルを提供する。この型のデコード回路は、本発明
の目的とするところではないので、詳細には述べないが
、他の型のアドレス・デコーダも使用できることは理解
すべきだ。トランジスタＷＤｌ乃至ＷＤｎのエミツタは
ワード・ラインＷＬｌ乃至ＷＬｎに接続され、コレクタ
はバイアス電源Ｖｐに接続される。

ビツト・ラインＢＬｌ乃至ＢＬｍのうち一方の端は、読
出しトランジスタＴＬｌ乃至ＴＬｍの工ミツタに接続さ
れる。

明らかにするために、図面にはこれら全てのトランジス
タは示されていない。他方の端は、後に述べられるよう
に抵抗体を通して１６個のビツト選択ラインＢＳｌ乃至
ＢＳｌ６に接続される。１６個のビツト選択ラインＢＳ
ｌ乃至ＢＳｌ６は、１６個のビツト・ライン選択回路Ｂ
Ｄｌ乃至ＢＤｌ６によりアドレスされる。

この選択回路は上記デコード回路と同じ型のアドレス・
デコード回路の１６個の出力により制御される。しかし
このアドレス・デコード回路はただ４個の入力１Ｂ０乃
至１Ｂ３及び４つの真数値／補数値発生回路ＡＢＯ乃至
ＡＢ３を有して提供される。この発生回路の８つの出力
がシヨツトキ・ダイオード・マｊトリツクスの横のライ
ンを構成し、このマトリツクスからの１６個の縦のライ
ンがデコーダＢＤｌ乃至ＢＤｌ６を駆動する。

発生器ＢＤｌ乃至ＢＤｌ６の入力レベルの要求を満足す
るデコーダならどの他の型でも用いることができる。た
だ１つのラインＢＳｊのみが低レベルに選択され、一方
その他のラインは高レベルになる。本発明により、読出
しトランジスタＴＬがｍ／ｋ個の素子より成るｋ個の組
へ配置される。

この例では、ｋ＝１８である。各組のトランジスタは同
じコレクタのエピタキシヤル領域内に形成される。第５
図に示されているように、ベース領域は同じ組の全ての
トランジスタに対して共通であり、それはコレクタ領域
についても同じである。それ故に、ただ１つのコレクタ
接点Ｃが読出し回路ＣＬに接続される。組１の接点Ｃ１
は回路ＣＬｌに接続され、組ｋの接点Ｃｋは回路ＣＬｋ
に接続される。各組の第１のトランジスタＴＬｌ、ＴＬ
（１＋ｍ／ｋ）、ＴＬ（１＋２ｍ／ｋ）、・・・・・・
、ＴＬ〔１＋（ｋ−１）ｍ／ｋ〕のエミツタは、ライン
ＢＳｌに接続される。

第２のトランジスタＴＬ２、ＴＬ（２＋ｍ／ｋ）、等の
エミツタは、ラインＢＳ２に接続され、この例ではｍ／
ｋ番目のトランジスタＴＬｌ６、ＴＬ（１６＋ｍ／ｋ）
のエミツタは、ラインＢＳｌ６に接続される。これは、
第１図ではラインＢＳｌ乃至ＢＳｌ６から出ている矢印
により概略的に示されている。以下読出し動作が行なわ
れる。

まず第１に、読出される情報ビツトについてのワード・
ラインが、対応する回路より選択される。ライン１が回
路ＷＤｌにより選択されることを確めよう。同じ時間に
、ラインＢＳｌ乃至ＢＳｌ６のうちの１つ、例えばＢＳ
２が、ライン１の必要な情報を読出すために回路ＢＤｌ
乃至ＢＤｌ６のうちの１つにより選択される。ＢＳ２が
選択される場合は、エミツタを有して提供されるトラン
ジスタＴ２，ｌ、Ｔ〔（２＋ｍ／ｋ）、１〕、・・・・
・・、Ｔ〔２＋（ｋ−１）ｍ／Ｋｌｌ〕は、各組中の第
２の読出しトランジスタ、即ち、ＴＬ２、ＴＬ（２＋ｍ
／ｋ）、ＴＬ〔２＋（ｋ−１）ｍ／ｋ〕、と共に電流ス
イツチとして設けられる。

それらのエミツタはラインＢＳ２を通つて低レベルに接
続される。この結果、記憶動作トランジスタが完成した
、例えば、ＴＸｌｌ、即ちＴ〔２＋（ｋ−１）ｍ／Ｋｌ
ｌ〕のスイツチについては、読出しトランジスタがロツ
クされ、回路ＣＬｋにより検出される。記憶動作トラン
ジスタが完成していない、例えばＴ２，ｌのスイツチに
ついては、読出しトランジスタ（ＴＬ２）はオンであり
回路ＣＬｌにより検出される。それ故に、回路ＣＬｌ乃
至ＣＬｋは選択したワードの各組の全ての第２のトラン
ジスタの状態を示す。

第２図は平面図であり、第３図及び第４図は２つのメモ
リ・セルの断面図である。

第２図に示されているように、トランジスタＴｌ，ｌ及
びＴｌ，２は破線で囲まれた同じベース拡散領域２１内
に位置し、コレクタ・エピタキシヤル層２２内に形成さ
れる。トランジスタが完全にされると、即ちＴｌ，ｌの
場合には断面図に示されているようにエミツタ領域２３
がベニス領域２１内へ拡散され、このエミツタ領域に金
属接点２４が形成される。トランジスタが完全でない場
合、即ちＴ２，ｌの場合には、エミツタ領域は存在しな
い。ラインＢＬｌ及びＢＬ２は酸化物層２５により分離
されて半導体構造体上に位置し、この酸化物層を通つて
エミツタ接点が必要な時には提供される。横のラインＢ
Ｌｌ及びＢＬ２は、各セルにおいてシリコン領域へ直接
に接続されるので、第１の配線レベルに提供される。図
示されていない縦のライノは、８セルごとのみシリコン
領域に接続されている。例えば、それらは第２の配線レ
ベルでしかも８セルごとに位置しており、ベースへの接
続は第２の配線レベルから第１の配線レベルへ孔を通つ
て確実に行なわれる。この配線の配列は本発明の目的と
するところではないので、本明細書では詳細に述べられ
ない。

第５図及び第６図は、各組の、例えば最初の組１の読出
しトランジスタの配列を示す。１６個のトランジスタは
、サブ・コレクタ領域５２と結合しているコレタタ・エ
ピタキシヤル領域５１内へ拡散された共通のベース拡散
領域５０中へ配列される。

８つのエミツタ拡散領域の２つの列、５３−１乃至５３
−８及び５３−９乃至５３−１６は、接続された接点５
４−１乃至５４−８及び５４−９乃至５４−１６を通つ
てラインＢＬｌ乃至ＢＬｌ６に接続されている。

構造体は、読出し回路ＣＬｌへ至るラインを有する第１
図の接続点Ｃ１に対応する１６個のトランジスタに対す
る共通のコレクタ接点、金属領域５６を有するベース接
点５５及び第２レベルの配線領域から基準電圧を得るた
めに用いられる第２の配線レベルへ至る第１の配線レベ
ルからの孔接点５７を含む。マトリツクスに集積された
トランジスタがＮＰＮ型である本発明の実施例では、読
出しトランジスタもまたＮＰＮ型である。

この結果、それらはＰ型の基板６０中へ集積される。１
６個のトランジスタより成る組は、Ｐ＋型の分離壁６１
により分離されている。

サブ・コレクタ領域５２はＮ＋型である。コレクタ領域
５１はＮ型であり、一方ベース領域５０はＰ型であり、
エミツタ領域５３はＮ＋型である。酸化物層６２は構造
体の表面に提供され、接点はこの層６２を通つて提供さ
れる。本発明の配列により、良い温度補償が提供され、
セル・トランジスタ及び読出しトランジスタが同じレイ
アウトを示すので、それらの間の電流変化の正確な追従
が保証される。

電流源の一部分のみがラインＢＳｌ乃至ＢＳｌ６のうち
の１つを選択することにより動作されるので、電力消費
はかなり減少される。そして、１６個の読出しトランジ
スタを１組に集積することにより、表面が節約でき、又
読出しトランジスタのコレクタ容量を減少できる。メモ
リのピツチもまたセル・トランジスタによつてのみ決ま
る。ｋ＝１８の場合、このピツチは本発明の上記実施例
では８．２ミクロンである。第７図は、例えば、デコー
ド回路を選択するための信号Ａ！１（第１図参照）を受
取る回路ＢＤｌのような、ラインＢＳｌ乃至ＢＳｌ６を
選択するために用いられる回路ＢＤｌ乃至ＢＤｌ６のう
ち１つを示す。

この回路は３つのトランジスタ７１，７２，７３を含む
。

トランジスタ７１のベースは入力Ｎ１に接続され、その
コレクタは抵抗体７４を通つて電源＋Ｖに接続され、そ
のエミツタは抵抗体７５を通つて接地されている。抵抗
体Ｒ６は電源＋Ｖとトランジスタ７１のベースとの間に
提供され、シヨツトキ・ダイオードJモVの陽極はトラン
ジスタ７１のベースに接続され、その陰極は接続点Ａで
トランジスタ７１のコレクタに接続されている。接続屯
Ａは、コレクタが電源＋Ｖに接続され、エミツタが抵抗
体７９を通つてトランジスタ７３のコレクタに接続され
ているトランジスタ７２のベースに接続されている。

トランジスタ７１のエミツタの接続点Ｂは、陰極がトラ
ンジスタ７３のコレクタに接続されているシヨツトキ・
ダイオード７８の陽極に接続されている。トランジスタ
７３のエミツタは接地されている。接続点０１はトラン
ジスタ７３のコレクタから延びる。回路は以下のように
動作する。

最初の段７１は、出力プツシユ・プルを駆動することが
できるようにするために、信号Ａ及びＢを反対の位相に
する位相シフト段である。Ｘ１から来る高いレベルはト
ランジスタ７１をオンにする。

接続点Ｂの電位は、トランジスタのベース・エミツタ電
位である１ＶＢＥだけ増加する。トランジスタ７１がオ
ンになると、その飽和防止ダイオードJモVがオンになり
、接続点Ａの電位はダイオードの電圧ＶＦｌ即ち、１ボ
ルトマイナスの入力電位に等しくなる。それ故に、トラ
ンジスタ７３はオンになる。

抵抗体７９により制御された数百マイクロアンペアの電
流がトランジスタ７２を通つて流れる。トランジスタ７
３は大きな寸法であり、高い電圧を大地へ変換すること
ができ、そのベース電流は大体１ミリアンペア位である
。１！Ｘ１からの低いレベルはトランジスタ７１及び７
３をオフに切換える。

トランジスタ７３はそのベースを抵抗体７５へ放電する
。接続点Ａでの電位は＋Ｖの方へ増加する。トランジス
タ７２の工ミツタは接続点Ａの電位に追従する。ライン
は選択されない。

【図面の簡単な説明】

第１図は、本発明に従つて設計したＲＯＭの概略図であ
る。 第２図は、第１図のうち２つのマスター・スライスに集
積された記憶セルの平面図である。第３図は、第２図の
ラインＸ〜に沿つての断面図である。第４図は、第２図
のラインＹＹ′に沿つての断面図である。第５図は、マ
スター・スライスの読出しトランジスタのグループの平
面図である。第６図は、第５図のラインＺＺ′に沿つて
の断面図である。第７図は、第１図の１駆動回路ＢＤの
概略図である。５０・・・・・・共通のベース領域、５
１・・・・・・共通のコレクタ領礼。

Claims (1)

【特許請求の範囲】
1. １ ｍ本のビット・ライン及びｎ本のワード・ラインの
   交点に配置された記憶セルと、エミッタが前記ビット・
   ラインに接続されベースが基準電源に接続されたｍ個の
   読出しトランジスタとを備えるリード・オンリ・メモリ
   において、ｋをｍの約数として、前記ビット・ラインに
   選択信号を与えるためのｍ／ｋ本のビット選択ラインを
   備え、前記ビット・ラインはそれぞれｍ／ｋ本のビット
   ・ラインよりなるｋ組に配列され、各組のビット・ライ
   ンが前記ビット選択ラインに１対１で接続されており、
   各組のビット・ラインに対応するｍ／ｋ個の読出しトラ
   ンジスタはベース領域５０を共通として半導体基板の同
   じ領域５１内に形成されていることを特徴とするリード
   ・オンリ・メモリ。