JPH0310197B2 - - Google Patents

Info

Publication number
JPH0310197B2
JPH0310197B2 JP58051779A JP5177983A JPH0310197B2 JP H0310197 B2 JPH0310197 B2 JP H0310197B2 JP 58051779 A JP58051779 A JP 58051779A JP 5177983 A JP5177983 A JP 5177983A JP H0310197 B2 JPH0310197 B2 JP H0310197B2
Authority
JP
Japan
Prior art keywords
word line
discharge current
memory
conductor
resistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP58051779A
Other languages
English (en)
Other versions
JPS58177592A (ja
Inventor
Eichi Haandon Uiriamu
Jei Suteinherufuaa Jonasan
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fairchild Semiconductor Corp
Original Assignee
Fairchild Camera and Instrument Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fairchild Camera and Instrument Corp filed Critical Fairchild Camera and Instrument Corp
Publication of JPS58177592A publication Critical patent/JPS58177592A/ja
Publication of JPH0310197B2 publication Critical patent/JPH0310197B2/ja
Granted legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/414—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the bipolar type
    • G11C11/415—Address circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)

Description

【発明の詳細な説明】 本発明はマイクロ電子工学的メモリに関し、よ
り詳細には、ワードラインを使用せずにメモリ中
のセルの放電を行なう為の回路に関するものであ
る。
比較的最近に開発されて以来、半導体メモリは
劇的に容量が増大した。4000ビツト（4K）或い
は8000ビツト（8K）を超えた記憶容量を持つ半
導体メモリが、現在広く市販されている。この容
量のアレイの大きさは十分小さい為、構成材料と
して通常使用される材料の物理的限界にはまだ近
づいていない。マイクロ電子工学的メモリに関す
る論設は1977年９月のサイアンテイフイツクアメ
リカンの135頁から139頁に記載されている。
最近の、16K，64K及びそれ以上の大きさのマ
イクロ電子工学的メモリの採用は、幾つかの問題
を引き起こした。これらの問題の中に、導体に沿
つたエレクトロマイグレーシヨン或いはメタルマ
イグレーシヨンの現象と、メモリセルの電流飽和
の現象がある。
殆どの16K或いはそれ以上のメモリに於いて、
メモリセルは行（ワードライン）と列（ビツトラ
イン）に配列されている。各々の行は１本のワー
ドライン導体を有しており、その行に属するメモ
リセルは夫々このワードライン導体に接続されて
いる。16K或いはそれ以上である様なメモリに於
いては、各ワードライン上に多数のメモリセルが
ある為、ワードライン導体は比較的長い。シリコ
ンチツプ上のメモリアレイとその周辺回路の集積
度を上げる為には、ワードライン導体を含む全て
の導体の厚さを最小にする必要がある。
メタルマイグレーシヨンは、マイクロ電子工学
的メモリに於けるワードライン導体の様に、金属
導体がその断面積に対して流れる電流の比率が高
い時に発生する。大容量のメモリアレイに於いて
は、ライン上のメモリ全てを作動させる為に比較
的大きな値の電流が必要とされる。ワードライン
導体は数平方ミクロンの断面積しか有していない
為、ワードライン導体に沿つて僅か１ミリアンペ
アの電流が流れても、メタルマイグレーシヨンが
発生する可能性がある。導体に沿つてメタルマイ
グレーシヨンが発生すると、導体の性能が低下
し、遂には導体を分断するという結果を招く。
メモリセルの電流飽和の問題は、16K及びそれ
以上の大きさのマイクロ電子工学的メモリの技術
開発に於いて、もう１つの障害となつている。或
る選択されたワードライン上に増大した電流が存
在すると、個々のメモリセルは飽和され、それら
のメモリセルの応答時間が著しく低下される。メ
モリセルにとつて、セルの電流飽和がない時に比
べて、飽和している時の方が10倍以上も遅い応答
となる場合もある。
大容量のマイクロ電子工学的メモリアレイに於
いて、メタルマイグレーシヨン及びセル電流飽和
の問題は、或る種の実際の使用状態によつて、悪
化された状態となることが多々ある。例えば、マ
イクロ電子工学的メモリを組込んだコンピユータ
システムは時々スイツチを切られる可能性があ
る。通常の動作状態に於いては、メモリ中のワー
ドラインは非常に速く走査されている為、大電流
が存在する時間はほんの何分の１秒間のみであ
る。しかし、装置のスイツチが切られる時は、ワ
ードラインはもはや走査されず、１本の特定のワ
ードラインが数時間の間、付勢されたままになる
こともあり得る。１本のワードライン上に長時間
に亘つてその様な大電流を流させておくことによ
り、そのマイクロ電子工学的メモリに重大な損傷
が発生する可能性がある。
本発明は、大型のマイクロ電子工学的メモリア
レイに於ける、幅狭のワードライン導体に沿つた
メタルマイグレーシヨンとメモリセルの電流飽和
という問題を解決することを目的とする。本発明
は、各ワードラインに対して設けた１個の抵抗を
有しており、この抵抗の第１端子は上部ワードラ
イン導体に接続されている。抵抗の第２端子とワ
ードライン導体の放電用の電流シンクとの間に
は、ダイオードが前記抵抗と直列に接続されてい
る。下部ワードライン導体とワードライン導体の
放電用電流シンクとの間には、第２のダイオード
が接続されている。ワードラインが選択される
と、ワードラインドライバにより電流ソースから
供給される電流は、上部ワードライン導体とその
ワードライン上のメモリセルから、ワードライン
の放電用電流シンクに移行される。
本発明の別の実施態様に於いては、１個のトラ
ンジスタのベースが上部ワードライン導体に接続
されている。１個の抵抗が、このトランジスタの
エミツタとワードラインの放電用電流シンクに直
列接続されている。下部ワードラインとワードラ
イン放電用電流シンクとの間にダイオードが接続
されている。
本発明の好適実施態様に於いては、ワードライ
ンのワードラインドライバ側にワードラインのセ
ルの放電電流用バイパスを設けるという物理的な
配置が、上部のワードライン導体とワードライン
上のメモリセルとからワードラインの放電用電流
シンクへ電流をバイパスする上で、重要な要素と
なつている。
以下、添付の図面を参考に本発明の具体的実施
例の態様について詳細に説明する。従来のマイク
ロ電子工学的メモリについて第１図を参照して説
明する。与えられた任意の時間に於いて、このメ
モリ中の複数のワードラインのうちの１本が選択
されている。特定のワードラインに対するアドレ
スが関連したメモリ回路（不図示）によつてデコ
ードされた場合に、その特定のワードラインが選
択される。各ワードラインと関連したワード駆動
用トランジスタＱ３０，Ｑ４０は、ベース抵抗Ｒ
１０，Ｒ１１を介して電圧降下が減少するとベー
スでのバイアスが増加し、ワードラインの放電用
電流ソース４１から供給されてより多くの電流を
流すこととなる。この選択されたワードラインは
他のワードラインよりも一層正の状態となり、マ
イクロプロセツサ或いはその他の同様なハードエ
ア装置（不図示）によりアクセスすることが可能
となる。メモリセル２０，２１，３０，３１は、
非選択状態にある場合には、スタンバイ電流ソー
ス４０，４１により、蓄積状態を維持している。
従来技術に於いては、全てのスタンバイ電流及び
ワードラインの放電電流は、選択されたワードラ
イン中の全てのセルを通つて流れる。
選択されたワードラインのドライバ（本例では
Ｑ３０）が選択状態から非選択状態に遷移する場
合に、ワードラインの放電電流は、ダイオードＤ
３０のアノードの電圧値がダイオードＤ４０のア
ノードの電圧値よりも一層負の状態となるまでメ
モリセルの寄生容量を放電させるべく機能する。
この時点で、ダイオードＤ３０は、それに関連し
たワードラインを選択状態から非選択状態とし、
ダイオードＤ４０は、それに関連したワードライ
ンを非選択状態から選択状態に変える。
メモリセルの寄生容量は主に、メモリセル２０
即ち交差接続して構成した蓄積ラツチ中の２個の
トランジスタ２８及び２９に於けるコレクタ部の
基板容量２３及び２７からなる。この容量は交差
接続したラツチ回路中のトランジスタのエミツタ
を通して最も良く放電される。このラツチ回路
は、ダイオード２２及び２６と抵抗２４及び２５
を含んでいる。
第１図に於いては、矢印I1はスタンバイ及び放
電の電流の流れる方向を示している。全スタンバ
イ電流及び放電電流が、上部ワードライン導体５
０を通り、且つ全てのメモリセルを通つて流れ
る。
メモリ走査の間、或るワードラインが選択され
ていない時は、別のワードラインが選択されてい
る。ワードラインの放電電流及びメモリセルのス
タンバイ電流は、下部ワードライン導体を通り、
ダイオード３０を通つてワードライン放電用電流
シンクに流れる。第４図は、この過程に於ける電
流の関係を図示したものであり、X0は初めに選
択されていたワードラインの電流レベルに相当
し、X1は初めに選択されていなかつたワードラ
インの電流レベルに相当する。
選択状態にある間、スタンバイ電流ISTBYとワー
ドラインの放電電流IDとの両方が、選択されたワ
ードラインを通つて流れる。次のワードラインが
選択されると、次のワードラインを流れる電流が
立上がり、以前に選択されていたワードライン
（現在は選択されていない）には、スタンバイ電
流ISTBYが流れるのみとなる。
本発明の第１実施態様を、第２図に部分的な略
図で示す。所望のワード駆動用トランジスタのベ
ースに接続された抵抗を通して電流を印加するこ
とによりワードラインが選択されると（例えば、
第２図に於ける上部ワードライン５０）、ワード
駆動用トランジスタＱ３０には、より多量の電流
が流れる。この場合に、電流は、直列に接続され
た抵抗R1とダイオードＤ１０を通つて矢印I2で示
した向きに流れる。抵抗Ｒ１とダイオードＤ１０
がトランジスタＱ３０に対して物理的に近接して
いる為、上部ワードライン５０やワードライン上
のメモリセル中を通つて過度の電流が流れること
を防いでいる。第２図の矢印I3により、スタンバ
イ時の電流ソース４０からのスタンバイ電流が、
下部ワードライン導体５１を通り、ダイオードＤ
３０を通つて、ワードラインの放電用電流シンク
４２に流れることが示される。
ワードラインが高状態即ち選択状態から、低状
態即ち非選択状態に移行する場合に、放電電流が
メモリセルの容量によつて発生される。矢印I3は
スタンバイ電流のみならず、ダイオードＤ３０を
通つて流れる放電電流の方向を示している。
ダイオードＤ１０，Ｄ２０及び抵抗Ｒ１，Ｒ２
から形成されるバイパスは、ワードラインのワー
ド駆動用トランジスタＱ３０，Ｑ４０側に物理的
に配置されることが好ましい。そうでなければ、
メモリセルの放電電流はバイパスによつてワード
ラインの放電用電流シンクに分流される以前に、
メモリセルと上部ワードライン導体を通つて流れ
てしまうからである。上部ワードライン導体とワ
ードライン上のメモリセルから電流を分流すると
いうバイパス動作を確実にする為に、抵抗Ｒ１，
Ｒ２及びダイオードＤ１０，Ｄ２０での電圧降下
は、ワードライン上の個々のメモリセルに於ける
電圧降下よりも小さいものとしてある。
本発明の第２実施態様（第３図）に於いてはト
ランジスタＱ１０が設けられており、トランジス
タＱ１０のベースは、上部ワードライン５０とワ
ード駆動用トランジスタＱ３０のエミツタに接続
されている。トランジスタＱ１０のコレクタは、
例えば、図示した如くにVcc等のワードライン放
電用電流ソースに接続されている。この第２実施
態様の動作、特に電流の流れ方は第１実施態様の
ものと基本的に同じである。この構成に於いて
は、ワードラインを選択すること、即ちワード駆
動用トランジスタＱ３０にバイアスをかけて、ト
ランジスタ３０を流れる電流を増加させることに
より、バイパス用トランジスタＱ１０にバイアス
をかけることになる。バイパス用トランジスタＱ
１０，Ｑ２０は高利得素子であつて、ワードライ
ンを作動させる為の十分な電流を生じさせる為に
ワード駆動用のトランジスタＱ３０からは、僅か
な値の駆動電流を必要とするのみである。抵抗Ｒ
１０′，Ｒ２０は電流バイパス又は負荷として設
けられている。
半導体メモリに於いては、通常、ダイオードＤ
３０とＤ４０は、回路中の他の箇所にあるダイオ
ードと共に、トランジスタとして製造され、ダイ
オードを形成する為にコレクタとベースを結合さ
せる。従つて、本発明の第２実施態様では、部品
を追加する必要はない。即ち、本発明の第１実施
態様でダイオードを形成する為のトランジスタが
既に存在しているからである。
故に、上述の如く開示された本発明の実施態様
の内どちらにするかは、そのメモリが搭載される
べき或る特定の仕様に従つて、又、本発明のどち
らの実施態様がその仕様上最適であるかに従つ
て、メモリの製造の時点で選択し得る。
本発明は、損傷を与える可能性のあるワードラ
インの放電電流を上部ワードライン導体及びワー
ドライン上のメモリセルからワードラインの放電
用電流シンクへバイパスしている間に、正常なワ
ードライン選択を行なうことを意図している。本
発明は、マイクロ電子工学的メモリ素子、例えば
RAM，ROM，PROM，Ｅ−PROM等について
種々の適用が可能であることが予期される。これ
らの素子は、色々な半導体プロセス、例えばこれ
に限定される訳ではないが、バイポーラ、Ｎ−
MOS，CMOS等により作成する事ができる。
本発明の詳細な説明に於いて、NPNバイポー
ラトランジスタの場合について説明したが、
MOSトランジスタをNPNトランジスタと入れ替
えることも可能であつて、上述の実施態様によつ
て限定されるべきでないことは勿論である。
【図面の簡単な説明】
第１図は従来技術による一般的なメモリの回路
構成を示す部分的な概略図、第２図は本発明の第
１の実施態様を示す部分的な概略図、第３図は本
発明の別の実施態様を示す部分的な概略図、第４
図はワードライン選択の間、隣接した２本のワー
ドラインに流れる電流値の関係を示す線図であ
る。

Claims (1)

  1. 【特許請求の範囲】 １ 半導体メモリに於いて、選択されたワードラ
    イン上のメモリセルと上部ワードライン導体から
    のワードライン放電電流の流れをワードライン放
    電用電流シンクへ転換させるバイパス回路に於い
    て、 第１端子が前記上部ワードライン導体に接続さ
    れている抵抗と、 前記抵抗の第２端子と前記ワードライン放電用
    電流シンクとの間であつて前記抵抗と直列に接続
    されたダイオードとを有することを特徴とするバ
    イパス回路。 ２ 上記第１項に於いて、下部ワードライン導体
    と前記ワードライン放電用電流シンクとの間に接
    続した第２のダイオードを有することを特徴とす
    るバイパス回路。 ３ 上記第１項に於いて、前記メモリがランダム
    アクセスメモリであることを特徴とするバイパス
    回路。 ４ 半導体メモリに於いて、選択されたワードラ
    イン上のセルと上部ワードラインからのワードラ
    イン放電電流の流れをワードライン放電電流シン
    クへ転換させるバイパス回路に於いて、 ゲートとエミツタとコレクタを有し前記ゲート
    が前記上部ワードライン導体に接続され前記コレ
    クタがワードライン放電用電流ソースに接続され
    ているトランジスタと、 第１端子が前記トランジスタのエミツタに接続
    され第２端子がワードライン放電用電流シンクに
    接続されている抵抗とを有することを特徴とする
    バイパス回路。 ５ 上記第４項において、下部ワードライン導体
    と前記ワードライン放電用電流シンクとの間に接
    続されたダイオードを有することを特徴とするバ
    イパス回路。 ６ 上記第４項に於いて、前記メモリがランダム
    アクセスメモリであることを特徴とするバイパス
    回路。 ７ 複数のワードライン上に配置されたメモリセ
    ルのマトリクスを有し、各ワードラインに於ける
    メモリセルは上部ワードライン導体と下部ワード
    ライン導体の間に接続されており、前記ワードラ
    インが各選択されたワードラインの一端に設けて
    あるワードラインドライバの動作により順次に選
    択される半導体メモリに於いて、 前記各ワードラインのワードラインドライバ側
    端に位置し第１端子が前記上部ワードライン導体
    に接続されている抵抗と、 前記各ワードラインのワードラインドライバ側
    端に位置し前記抵抗の第２端子とワードライン放
    電用電流シンクとの間に前記抵抗と直列に接続さ
    れているダイオードとを有しており、ワードライ
    ン放電電流の流れが前記メモリセル及び選択され
    たワードラインの前記上部ワードライン導体から
    前記ワードライン放電電流シンクへ転換されるよ
    うにしたことを特徴とする半導体メモリ。 ８ 上記第７項に於いて、前記ワードラインの前
    記ワードラインドライバ側端に設けられており前
    記下部ワードライン導体と前記ワードライン放電
    用電流シンクとの間に接続された第２のダイオー
    ドを有することを特徴とする半導体メモリ。 ９ 上記第７項に於いて、前記メモリがランダム
    アクセスメモリであることを特徴とする半導体メ
    モリ。 １０ 複数個のワードラインに配置させたメモリ
    セルのマトリクスを具備しており各ワードライン
    に於けるメモリセルは上部ワードライン導体と下
    部ワードライン導体の間に接続されており前記ワ
    ードラインが各選択されたワードラインの１端に
    配設したワードラインドライバの作動により順次
    に選択される半導体メモリに於いて、 ベースとエミツタとコレクタを有すると共に前
    記ベースが前記上部ワードライン導体に接続され
    前記コレクタがワードライン放電用電流ソースに
    接続されているトランジスタと、 第１端子が前記トランジスタのエミツタに接続
    され第２端子がワードライン放電用電流シンクに
    接続されている抵抗とを有しており、前記トラン
    ジスタと前記抵抗とは前記ワードラインのワード
    ラインドライバ側端に設けてあり、ワードライン
    放電電流の流れが前記メモリセルと前記上部ワー
    ドライン導体から前記ワードライン放電用電流シ
    ンクへ転換される事を特徴とするバイパス回路。 １１ 上記第１０項に於いて、ワードラインのワ
    ードラインドライバ側端に位置し、下部ワードラ
    イン導体とワードライン放電用電流シンクとの間
    に接続された第２のダイオードを有することを特
    徴とするバイパス回路。 １２ 上記第１０項に於いて、前記メモリがラン
    ダムアクセスメモリであることを特徴とするバイ
    パス回路。 １３ マイクロ電子工学的メモリに於いて上部ワ
    ードライン導体に沿つたメタルマイグレーシヨン
    を減少させると共にメモリセルの飽和を減少させ
    る方法に於いて、直列接続された抵抗とダイオー
    ドとを介して、ワードラインからのワードライン
    放電電流の流れをワードライン放電用シンクへバ
    イパスさせることを特徴とする方法。 １４ マイクロ電子工学的メモリに於いて上部ワ
    ードライン導体に沿つたメタルマイグレーシヨン
    を減少させると共にメモリセルの飽和を減少させ
    る方法に於いて、エミツタを抵抗と直列接続させ
    たトランジスタを介してワードラインドライバか
    らのワードライン放電電流の流れをワードライン
    放電用電流シンクへバイパスさせることを特徴と
    する方法。
JP58051779A 1982-03-29 1983-03-29 ワ−ドラインセル放電電流用バイパス回路 Granted JPS58177592A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US06/363,198 US4488263A (en) 1982-03-29 1982-03-29 Bypass circuit for word line cell discharge current
US363198 1994-12-22

Publications (2)

Publication Number Publication Date
JPS58177592A JPS58177592A (ja) 1983-10-18
JPH0310197B2 true JPH0310197B2 (ja) 1991-02-13

Family

ID=23429239

Family Applications (1)

Application Number Title Priority Date Filing Date
JP58051779A Granted JPS58177592A (ja) 1982-03-29 1983-03-29 ワ−ドラインセル放電電流用バイパス回路

Country Status (5)

Country Link
US (1) US4488263A (ja)
JP (1) JPS58177592A (ja)
DE (1) DE3311186A1 (ja)
FR (1) FR2524189B1 (ja)
GB (1) GB2117592B (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4601014A (en) * 1982-03-19 1986-07-15 Fujitsu Limited Semiconductor memory with word line charge absorbing circuit
US4627034A (en) * 1984-11-09 1986-12-02 Fairchild Camera And Instrument Corporation Memory cell power scavenging apparatus and method
US4694429A (en) * 1984-11-29 1987-09-15 Kabushiki Kaisha Toshiba Semiconductor memory device
FR2580444B1 (fr) * 1985-04-16 1987-06-05 Radiotechnique Compelec Etage de commutation du type darlington notamment pour un decodeur de lignes d'une memoire
US4935315A (en) * 1988-12-05 1990-06-19 Hughes Aircraft Company Cell bypass circuit
US4951255A (en) * 1989-04-14 1990-08-21 Atmel Corporation Memory current sink
CA2042432A1 (en) * 1990-05-31 1991-12-01 Robert M. Reinschmidt Memory selection circuit
US10032508B1 (en) * 2016-12-30 2018-07-24 Intel Corporation Method and apparatus for multi-level setback read for three dimensional crosspoint memory
US11081185B2 (en) 2019-06-18 2021-08-03 Sandisk Technologies Llc Non-volatile memory array driven from both sides for performance improvement

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1405285A (en) * 1972-08-30 1975-09-10 Ferranti Ltd Semiconductor information storage devices
FR2266259B1 (ja) * 1974-03-26 1977-09-30 Thomson Csf
JPS55146680A (en) * 1979-04-26 1980-11-15 Fujitsu Ltd Decoding circuit
JPS5831673B2 (ja) * 1979-08-22 1983-07-07 富士通株式会社 半導体記憶装置
JPS5637884A (en) * 1979-08-30 1981-04-11 Fujitsu Ltd Terminating circuit for word selective signal line of semiconductor memory unit
EP0030422B1 (en) * 1979-11-28 1987-05-27 Fujitsu Limited Semiconductor memory circuit device
JPS5841597B2 (ja) * 1980-12-24 1983-09-13 富士通株式会社 半導体メモリディスチャ−ジ回路

Also Published As

Publication number Publication date
FR2524189A1 (fr) 1983-09-30
FR2524189B1 (fr) 1990-11-02
US4488263A (en) 1984-12-11
GB2117592A (en) 1983-10-12
GB2117592B (en) 1986-10-08
GB8308501D0 (en) 1983-05-05
JPS58177592A (ja) 1983-10-18
DE3311186A1 (de) 1983-10-06

Similar Documents

Publication Publication Date Title
US6567296B1 (en) Memory device
USRE32993E (en) Semiconductor memory device
US6307800B1 (en) Circuits and method for multi-level data through a single input/output pin
KR910003595B1 (ko) 세그먼트된 워드라인을 갖춘 반도체 메모리 장치
EP0115187B1 (en) Semiconductor memory device with decoder means
JPH0310197B2 (ja)
US4926378A (en) Bipolar static RAM having two wiring lines for each word line
EP0025316A2 (en) A termination circuit for word lines of a semiconductor memory device
US4347585A (en) Reproduce only storage matrix
US20190279708A1 (en) Write assist
US4920516A (en) Read only memory circuit having a precharged selected bit line
US6556468B2 (en) High bit density, high speed, via and metal programmable read only memory core cell architecture
EP0222154B1 (en) Semiconductor memory device and array
US5058070A (en) High speed memory with row redundancy
EP0054853A2 (en) Semiconductor memory device
EP0090186B1 (en) Complementary logic circuit
JPS59217290A (ja) 半導体メモリ
US4398268A (en) Semiconductor integrated circuit device
US4783767A (en) Static RAM with divided word-line structure
JPH0529993B2 (ja)
US5117391A (en) Bipolar memory cell array biasing technique with forward active PNP load cell
JPH0477399B2 (ja)
US4604729A (en) Static-type semiconductor memory device
US4914320A (en) Speed-up circuit for NPN bipolar transistors
KR960008149Y1 (ko) 반도체 집적 회로