JPS5914673A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は薄膜シリコン半導体層を有する薄膜トランジス
タの製造方法に関し、特にコプレーナ電極構造薄碑トラ
ンジスタの製造方法に関する。
タの製造方法に関し、特にコプレーナ電極構造薄碑トラ
ンジスタの製造方法に関する。
従来、薄膜トランジスタの電極構造番こはスタガ電極構
造とコプレーナ電極構造とが知られている。
造とコプレーナ電極構造とが知られている。
コプレーナ電極構造はスタガ電極構造に比較して、薄膜
トランジスタの電気的特性に半導体層の膜厚が関係しな
い点が優れている。
トランジスタの電気的特性に半導体層の膜厚が関係しな
い点が優れている。
第１図は僻来のスタガ電極構造の薄膜トランジスタの一
例の断面図である。
例の断面図である。
このトランジスタは次のようにして製造される。
絶縁体基板１の上にゲート電極２を形成し、ゲート電極
２を含む基板の全面に絶縁体層３として酸化ヒリコン膜
を低圧プラズマ分解法により形成する。次ζ９、非晶質
のシリコン半導体層４を低圧プラズマ分解法により形成
する。このシリコン半導体層４の上にソース電極５とド
レイン電極６とを所定間隔をおいて形成し、、薄膜トラ
ンジスタとする。このトランジスタのの一寸法の一例を
示すと、チャンネル長は１０μｍ、 チャンネル幅は
１００μｍ、非晶質シリコン膜厚は５００ｎｍ、酸化
シリコン膜厚は２００ｎｍ である。
２を含む基板の全面に絶縁体層３として酸化ヒリコン膜
を低圧プラズマ分解法により形成する。次ζ９、非晶質
のシリコン半導体層４を低圧プラズマ分解法により形成
する。このシリコン半導体層４の上にソース電極５とド
レイン電極６とを所定間隔をおいて形成し、、薄膜トラ
ンジスタとする。このトランジスタのの一寸法の一例を
示すと、チャンネル長は１０μｍ、 チャンネル幅は
１００μｍ、非晶質シリコン膜厚は５００ｎｍ、酸化
シリコン膜厚は２００ｎｍ である。
このようにして製造した薄膜トランジスタは、耐電圧性
が低く、ゲート電圧１０■、ドレイン・ソース間電圧１
０Ｖのオン状態の電圧条件でも数％の割合で絶縁破壊を
起す。絶縁破壊を起さなかった素子は、オン状態でソー
ス・ドレイン間抵抗が１０’Ω以下、ゲート電圧Ｏｖ、
ソース・ドレイン間電圧１０ｖのオフ状態で１０１０Ω
以上−と液晶素子のスイッチングに満足できる値が得ら
れるが；電気的特性にドリフトやヒステリシスが大きい
という問題がある。また、ゲート電圧をＩＯＶとした場
合、ゲート電極からソース電極への漏洩電流−ｂｓ １
０ ’Ａと高いものも多い。電気的特性のドリフトやヒ
ステリシスは、絶縁体膜に低圧プラズマ分解法による酸
化シリコン膜を用いたため、酸化シリコン膜と非晶質シ
リコン膜との界面に界面準位が多数存在することによる
と考えられる。また、漏洩電流が大会いことや耐絶縁性
が低いことは、絶縁体層を低圧プラズマ放電分解法によ
り形成したため、絶縁体膜中に水素が多く存在するのが
原因と考えられる。
が低く、ゲート電圧１０■、ドレイン・ソース間電圧１
０Ｖのオン状態の電圧条件でも数％の割合で絶縁破壊を
起す。絶縁破壊を起さなかった素子は、オン状態でソー
ス・ドレイン間抵抗が１０’Ω以下、ゲート電圧Ｏｖ、
ソース・ドレイン間電圧１０ｖのオフ状態で１０１０Ω
以上−と液晶素子のスイッチングに満足できる値が得ら
れるが；電気的特性にドリフトやヒステリシスが大きい
という問題がある。また、ゲート電圧をＩＯＶとした場
合、ゲート電極からソース電極への漏洩電流−ｂｓ １
０ ’Ａと高いものも多い。電気的特性のドリフトやヒ
ステリシスは、絶縁体膜に低圧プラズマ分解法による酸
化シリコン膜を用いたため、酸化シリコン膜と非晶質シ
リコン膜との界面に界面準位が多数存在することによる
と考えられる。また、漏洩電流が大会いことや耐絶縁性
が低いことは、絶縁体層を低圧プラズマ放電分解法によ
り形成したため、絶縁体膜中に水素が多く存在するのが
原因と考えられる。
第２図は従来のスタガ構造の薄膜トランジスタの他の例
の断面図である。
の断面図である。
このトランジスタも第１図に示したトランジスタと同様
の方法で製造される。即ち、絶縁体基板１の上番こソー
ス電極５．ドレイン電極６を形成し、全表面にシリコン
半導体層４を形成し、その上に絶縁体層３を設け、その
上にゲート電極２を設ける。製造条件は第１図に示した
例と同様である。
の方法で製造される。即ち、絶縁体基板１の上番こソー
ス電極５．ドレイン電極６を形成し、全表面にシリコン
半導体層４を形成し、その上に絶縁体層３を設け、その
上にゲート電極２を設ける。製造条件は第１図に示した
例と同様である。
第３図は従来のコプレーナ電極構造の薄膜トランジスタ
の一例の断面図である。
の一例の断面図である。
絶縁体基板１の上にゲート電極２を設け、全表面に絶縁
体層３を形成し、その上に所定の間隔をおいてソース電
極５とドレイン電極６とを形成する。そして全表面にシ
リコン半導体層４を形成してこのトランジスタを作る。
体層３を形成し、その上に所定の間隔をおいてソース電
極５とドレイン電極６とを形成する。そして全表面にシ
リコン半導体層４を形成してこのトランジスタを作る。
製造条件は第１図。
第２図に示したスタガ電極構造のトランジスタと同様で
ある。
ある。
第４図は従来のコプレーナ電極構造の薄膜トランジスタ
の他の例の断面図である。
の他の例の断面図である。
このトランジスタはソース電極５．ドレイン電極６の形
成工程とシリコン半導体層４の形成工程とが第２図化示
す例と逆になっている他は第２図に示す例と同じであ乞
。製造条件も前記３例と同様である。
成工程とシリコン半導体層４の形成工程とが第２図化示
す例と逆になっている他は第２図に示す例と同じであ乞
。製造条件も前記３例と同様である。
上記４例とも絶縁体層３の形成にはプラズマ放電分解法
が用いられている。これはシラン、酸素等を含む混合ガ
スを低圧プラズマ放電によって基板上に酸化シリコンの
膜を形成する方法である。
が用いられている。これはシラン、酸素等を含む混合ガ
スを低圧プラズマ放電によって基板上に酸化シリコンの
膜を形成する方法である。
この低圧プラズマ放電分解法による酸化シリコン膜は、
熱分解法による酸化シリコン膜に比べて、低温で形成で
きるため、絶縁基板としてガラス等の耐熱性の低い安価
な基板が使用できる利点がある。しかしながら、この低
圧プラズマ放電分解法によって形成された酸化シリコン
膜は、それ以前番こ使用されていたスパッタ法、蒸着法
、ゲート電極酸化法等によって形成された酸化シリコン
と比較してシリコン半導体層４との界面における準位が
少くなったとはいえ、熱酸化による酸化シリコン膜と比
較するとまだ単位が多い。また、シラン。
熱分解法による酸化シリコン膜に比べて、低温で形成で
きるため、絶縁基板としてガラス等の耐熱性の低い安価
な基板が使用できる利点がある。しかしながら、この低
圧プラズマ放電分解法によって形成された酸化シリコン
膜は、それ以前番こ使用されていたスパッタ法、蒸着法
、ゲート電極酸化法等によって形成された酸化シリコン
と比較してシリコン半導体層４との界面における準位が
少くなったとはいえ、熱酸化による酸化シリコン膜と比
較するとまだ単位が多い。また、シラン。
酸素を含む混合ガスをプラズマ放電によって分解するた
め、酸化シリコン膜中に水素が入り易く形成条件の微妙
な変化によって薄膜トランジスタの特性が大きく変化す
るという問題点がある。一方。
め、酸化シリコン膜中に水素が入り易く形成条件の微妙
な変化によって薄膜トランジスタの特性が大きく変化す
るという問題点がある。一方。
薄膜トランジスタを低いゲート電圧で動作させるには、
絶縁体層３の厚みを薄くする必要があるが。
絶縁体層３の厚みを薄くする必要があるが。
絶縁体層３を薄くすると、低圧プラズマ分解法による酸
化シリコン膜は水素を含んでいるために、酸化シリコン
膜の耐電圧性が低い、ゲート電極からドレイン電極への
漏洩電流が多い等の電気的特性を悪化させる問題□を生
ずるという欠点があった。
化シリコン膜は水素を含んでいるために、酸化シリコン
膜の耐電圧性が低い、ゲート電極からドレイン電極への
漏洩電流が多い等の電気的特性を悪化させる問題□を生
ずるという欠点があった。
本発明の目的は：上記欠点を除去し、漏洩電流が少なく
耐電圧性が高く、かつ耐久性の高い絶縁体層を有する電
気的特性の優れたコプレーナ電極構造の薄膜トランしス
タの製造方法を提供することにある。
耐電圧性が高く、かつ耐久性の高い絶縁体層を有する電
気的特性の優れたコプレーナ電極構造の薄膜トランしス
タの製造方法を提供することにある。
本発明の薄膜トランジスタの製造方法は、絶縁体基板の
上にシリコン半導体層を形成する工程と、該シリコン半
導体層の上に所定間隔をおいてソース電極とドレイン電
極とを形成する工程と、前記シリコン半導体層の表面層
を直接プラズマ酸化して酸化物の絶縁体層を形成すると
同時に前記ソース電極及びドレイン電極の表面層を直接
陽極プラズマ酸化して酸化物の絶縁体層を形成する工程
と、前記絶縁体層の上にかつ前記ソース電極とドレイン
電極とに両端近傍が重畳するようにゲート電極を形成す
る工程とを含んで構成される。
上にシリコン半導体層を形成する工程と、該シリコン半
導体層の上に所定間隔をおいてソース電極とドレイン電
極とを形成する工程と、前記シリコン半導体層の表面層
を直接プラズマ酸化して酸化物の絶縁体層を形成すると
同時に前記ソース電極及びドレイン電極の表面層を直接
陽極プラズマ酸化して酸化物の絶縁体層を形成する工程
と、前記絶縁体層の上にかつ前記ソース電極とドレイン
電極とに両端近傍が重畳するようにゲート電極を形成す
る工程とを含んで構成される。
次に、本発明の実施例について図面を用・いて説明する
。
。
第５図は本発明の一実施例を説明するための薄膜トラン
ジスタの断面図である。
ジスタの断面図である。
絶縁体基板１にバリウム硼珪酸ガラスを用いるが、これ
に限定される訳ではなく、他の絶縁体の基板でも使用で
きることはもちろんである。絶縁体基板１の上化シリコ
ン半導体層４を形成する。
に限定される訳ではなく、他の絶縁体の基板でも使用で
きることはもちろんである。絶縁体基板１の上化シリコ
ン半導体層４を形成する。
低圧プラズマ放電分解法を用いると非晶質のシリコン半
導体層が得られる。形成条件の一例を示すと、シラン流
量２０ ｃｃ／ｎ１ｉｎ、水素流量ｆ３ Ｑ ｃｃ／ｍ
Ｉｎ、圧力０．３ｔｏｒｒ、 高周波電力５０Ｗ、基
板温度３００℃である。シリコン半導体層４は非晶質に
限定されず、多結晶でも良いことはもちろんである。
導体層が得られる。形成条件の一例を示すと、シラン流
量２０ ｃｃ／ｎ１ｉｎ、水素流量ｆ３ Ｑ ｃｃ／ｍ
Ｉｎ、圧力０．３ｔｏｒｒ、 高周波電力５０Ｗ、基
板温度３００℃である。シリコン半導体層４は非晶質に
限定されず、多結晶でも良いことはもちろんである。
次に、シリコン半導体層４の上置所定間隔をおいてソー
ス電極５．ドレイン電極６を形成する。
ス電極５．ドレイン電極６を形成する。
電極材料は陽極酸化できる金属を用いる。陽極酸化でき
る金属にはｋｌ、８ｉ、Ｔａ、Ｎｂ等多数あるが、この
実施例ではＡｔを使用することにする。
る金属にはｋｌ、８ｉ、Ｔａ、Ｎｂ等多数あるが、この
実施例ではＡｔを使用することにする。
尚、後の工程で高温熱処理を行う場合には融点の高い陽
極酸化可能な金属を選ぶ必要がある。
極酸化可能な金属を選ぶ必要がある。
次に、プラズマ陽極酸化法を用いてシリコン半導体層４
の表面を直接陽極プラズマ酸化して酸化シリコン層７を
形成するのと同時にソース電極５及びドレイン電極６の
、表面を直接陽極酸化して酸化アルミニウムの絶縁体層
８，９を形成する。プラズマ陽極酸化の一例を示すと、
酸素流量 ２００ｃｃ／ｍｌｎ、圧力０．５ｔｏｒｒ、
高周波電力１００Ｗ。
の表面を直接陽極プラズマ酸化して酸化シリコン層７を
形成するのと同時にソース電極５及びドレイン電極６の
、表面を直接陽極酸化して酸化アルミニウムの絶縁体層
８，９を形成する。プラズマ陽極酸化の一例を示すと、
酸素流量 ２００ｃｃ／ｍｌｎ、圧力０．５ｔｏｒｒ、
高周波電力１００Ｗ。
基板温度３００℃である。ソース電極５とドレイン電極
６との間の酸化シリコン層７の上から酸化アルミニウム
８． ９の上にかかるようにゲート電極２を形成する。
６との間の酸化シリコン層７の上から酸化アルミニウム
８． ９の上にかかるようにゲート電極２を形成する。
これによりコプレーナ電極構造の薄膜トランジスタが得
られる。
られる。
このよ、うにして製造された薄膜トランジスタは、ゲー
ト電極２とソース電極５．ドレイン電極６との間で漏洩
電流が少なく、すべての素子でゲート電圧１０Ｖのとき
１Ｏ−１２Ａ以下であった。また、耐電圧性が高くゲー
ト電圧２０■、ソース・ドレイン間電圧２０Ｖを印加し
た場合にも絶縁破轡を起すものはなかった。各素子とも
ゲート竜・圧１０ ′■、ソース・ドレイン間電圧１０
Ｖのオン状態で。
ト電極２とソース電極５．ドレイン電極６との間で漏洩
電流が少なく、すべての素子でゲート電圧１０Ｖのとき
１Ｏ−１２Ａ以下であった。また、耐電圧性が高くゲー
ト電圧２０■、ソース・ドレイン間電圧２０Ｖを印加し
た場合にも絶縁破轡を起すものはなかった。各素子とも
ゲート竜・圧１０ ′■、ソース・ドレイン間電圧１０
Ｖのオン状態で。
１０６Ω以下の抵抗であり、ゲート電圧Ｏｖ、ソース・
ドレイン間電圧１０ｖのオフ状態で１０１０Ω以上と液
晶素子のスイッチングに十分な値であ 。
ドレイン間電圧１０ｖのオフ状態で１０１０Ω以上と液
晶素子のスイッチングに十分な値であ 。
つた。また、電気的特性にドリフトやヒステリシスは全
（見られなかった。これは半導体層を直接プラズマ酸化
させると同時にソース電極とドレイン電極を直接プラズ
マ陽極酸化するため、絶縁体層と半導体層との界面での
準位が少ないこと、ゲート電極と半導体層との間の絶縁
膜が薄いのにもかかわらず、ソース電極およびドレイン
電極とゲート電極との間の絶縁物を厚くできしかもソー
ス電極とドレイン電極の端を完全に絶縁体層により被覆
したためと考えられる。
（見られなかった。これは半導体層を直接プラズマ酸化
させると同時にソース電極とドレイン電極を直接プラズ
マ陽極酸化するため、絶縁体層と半導体層との界面での
準位が少ないこと、ゲート電極と半導体層との間の絶縁
膜が薄いのにもかかわらず、ソース電極およびドレイン
電極とゲート電極との間の絶縁物を厚くできしかもソー
ス電極とドレイン電極の端を完全に絶縁体層により被覆
したためと考えられる。
以上詳細に説明したように、本発明によれば、絶縁体層
がシリコン゛半導体層及びソース電極、ドレイン電極の
プラズマ酸化により形成されるので、絶縁体層中への水
素の混入がなく、またゲート電極と半導体層との間の絶
縁体層を薄くして動作ゲート電圧を低くしてもゲート電
極とソース電極及びドしイシ電極との間の絶縁体層を厚
くして漏洩電流を低く抑えることができ、また、電気的
特性番こドリフトやヒステリシスなどがなく安定性、信
頼性の高い薄膜トランジスタが得られｒのでその効果は
大中い。
がシリコン゛半導体層及びソース電極、ドレイン電極の
プラズマ酸化により形成されるので、絶縁体層中への水
素の混入がなく、またゲート電極と半導体層との間の絶
縁体層を薄くして動作ゲート電圧を低くしてもゲート電
極とソース電極及びドしイシ電極との間の絶縁体層を厚
くして漏洩電流を低く抑えることができ、また、電気的
特性番こドリフトやヒステリシスなどがなく安定性、信
頼性の高い薄膜トランジスタが得られｒのでその効果は
大中い。
第１図は従来のスタガ電極構造の薄膜トランジスタの一
例の断面図、第２図は従来のスタガ電極構造の薄膜トラ
ンジスタの他の例の断面図、第３図は従来のコプレーナ
電極構造の薄膜トランジスタの一例の断面図、第４図は
従来のコプレーナ電極構造の薄膜トランジスタの他の例
の断面図、第５図は本発明の一実施例を説明するための
薄膜トランジスタの断面図である。
例の断面図、第２図は従来のスタガ電極構造の薄膜トラ
ンジスタの他の例の断面図、第３図は従来のコプレーナ
電極構造の薄膜トランジスタの一例の断面図、第４図は
従来のコプレーナ電極構造の薄膜トランジスタの他の例
の断面図、第５図は本発明の一実施例を説明するための
薄膜トランジスタの断面図である。
Claims (1)
- 絶縁体基板の上にシリコン半導体層を形、成する工程と
、該シリコン半導、体層の上に所定間隔をおいてソース
電極とドレイ、ン電極とを形成する工程と、前記シリコ
ン半導体層の表面層牽直接プラズマ酸化して酸化物の絶
縁体層を！成すると同時に前記ソース電極及びドレイン
電極の表面層を直接陽極プラズマ酸化して酸化物の絶縁
体層を形成する工程と、前記絶縁、体層の上にかつ前記
ソース電極とドレイン電極と壷、こ両端近傍が重畳する
ようにゲート電極を形成する工程とを含むことを特徴と
する薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12386282A JPS5914673A (ja) | 1982-07-16 | 1982-07-16 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12386282A JPS5914673A (ja) | 1982-07-16 | 1982-07-16 | 薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5914673A true JPS5914673A (ja) | 1984-01-25 |
Family
ID=14871221
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12386282A Pending JPS5914673A (ja) | 1982-07-16 | 1982-07-16 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5914673A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5326712A (en) * | 1991-12-03 | 1994-07-05 | Samsung Electronics Co., Ltd. | Method for manufacturing a thin film transistor |
| US5470769A (en) * | 1990-03-27 | 1995-11-28 | Goldstar Co., Ltd. | Process for the preparation of a thin film transistor |
-
1982
- 1982-07-16 JP JP12386282A patent/JPS5914673A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5470769A (en) * | 1990-03-27 | 1995-11-28 | Goldstar Co., Ltd. | Process for the preparation of a thin film transistor |
| US5326712A (en) * | 1991-12-03 | 1994-07-05 | Samsung Electronics Co., Ltd. | Method for manufacturing a thin film transistor |
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