JPS59141232A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
- H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
- H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
- H01L21/32137—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
本発明は、半導体装置の製造方法、特に多結晶シＩＪコ
ン膜のエツチングされた側壁部の形状を改良し、その上
を被う層間絶縁膜と電極・配線材料の被覆性を良好にす
るものである。
ン膜のエツチングされた側壁部の形状を改良し、その上
を被う層間絶縁膜と電極・配線材料の被覆性を良好にす
るものである。
第１図は、従来の半導体累子の一部を断面模式図で示し
たものである。３はゲート電極または配線材料として用
いられている多結晶シリコｙ （ｓ ｔ）である。この
上に、上部配線と絶縁を持たせるために眉間絶縁膜４（
たとえば、ＯＶＤ、ＳｉＯ。
たものである。３はゲート電極または配線材料として用
いられている多結晶シリコｙ （ｓ ｔ）である。この
上に、上部配線と絶縁を持たせるために眉間絶縁膜４（
たとえば、ＯＶＤ、ＳｉＯ。
で形成する）を被着させる。さらに、その上に、電極・
配線材料であるアルミニウム（Ａｎ）５を形成する。こ
の時、多結晶８１の側壁部６の傾斜θが４５’以上あり
、しかも側壁肩部７も同様に険しい為、層間絶縁膜４の
被覆性が悪くなり、その上を横切るａ［配線５が、第１
図に示すように段差部８で薄くなり、時には断線する事
もある。
配線材料であるアルミニウム（Ａｎ）５を形成する。こ
の時、多結晶８１の側壁部６の傾斜θが４５’以上あり
、しかも側壁肩部７も同様に険しい為、層間絶縁膜４の
被覆性が悪くなり、その上を横切るａ［配線５が、第１
図に示すように段差部８で薄くなり、時には断線する事
もある。
本発明は、多結晶ｓ１のエツチング速度が多結晶臼ｉ中
の不純物濃度によって異なるという性質を応用して、多
結晶Ｓ１のエツチング形状を改良し、上記の問題点を解
決する方法を提供するものである。
の不純物濃度によって異なるという性質を応用して、多
結晶Ｓ１のエツチング形状を改良し、上記の問題点を解
決する方法を提供するものである。
以下、図面に基づいて本発明の実施例を詳細に説明する
。
。
第２図は、本発明で製造される多結晶臼ｉ中のＰ濃度と
多結晶Ｓ１のエツチング速度の関係を示したものである
。エツチング方法として、ＯＦ４ガスによるドライエツ
チングの場合を示している。
多結晶Ｓ１のエツチング速度の関係を示したものである
。エツチング方法として、ＯＦ４ガスによるドライエツ
チングの場合を示している。
第２図におけるように、多結晶Ｓ１のＰ濃度を増加させ
るとともにエツチング速度も増加する。このエツチング
％性を応用して、多結晶Ｓ１のエツチング形状をなめら
かにする方法を、以下に説明する。
るとともにエツチング速度も増加する。このエツチング
％性を応用して、多結晶Ｓ１のエツチング形状をなめら
かにする方法を、以下に説明する。
第５図は、本発明の製造方法の第１の工程で、８１基板
上のシリコン酸化膜上に多結晶日１を積層した構造を示
す。多結晶Ｓ１は、たとえば化学的気相成長法で形成し
、第１層目を不純物全ドープしない、いわゆるノンドー
プ多結晶５１１０で形成し、ついで連続的に、不純物元
素であるリンＣＰ：ｌドープした、いわゆるリンドープ
多結晶５１１１を形成し、所望の厚みを有した多結晶８
１を積層する。
上のシリコン酸化膜上に多結晶日１を積層した構造を示
す。多結晶Ｓ１は、たとえば化学的気相成長法で形成し
、第１層目を不純物全ドープしない、いわゆるノンドー
プ多結晶５１１０で形成し、ついで連続的に、不純物元
素であるリンＣＰ：ｌドープした、いわゆるリンドープ
多結晶５１１１を形成し、所望の厚みを有した多結晶８
１を積層する。
次に、不純物濃度の異なった２種類の多結晶Ｓｉ勿所望
のパターンにエツチングするためのマスクを、たとえば
フォトレジスト１２で形成する。
のパターンにエツチングするためのマスクを、たとえば
フォトレジスト１２で形成する。
第４図（本４発明の製造方法の第２の工程）に示すよう
に、この半導体素子をたとえば、ＯＦ４ ガスを含むド
ライエツチングガスでエツチングすると、不純物である
Ｐを含むＰドープ多結晶Ｓ１層１１は、ノンドープ多結
晶Ｓ１よりもエツチング速度が速いため、Ｐドープ多結
晶Ｓ１の横方向エツチングが進む。多結晶Ｓ１のエツチ
ングが終了した後の形状は、Ｐドープ多結晶５１１１の
傾斜θ２がノンドープ多結晶Ｓ１の傾斜θ１よりも小さ
い２段傾斜のものとなる。第１図の多結晶Ｓ１６と比較
すると、θ２θ１〉θ３であり、多結晶Ｓ１の上部がゆ
るやかな段差となっている。
に、この半導体素子をたとえば、ＯＦ４ ガスを含むド
ライエツチングガスでエツチングすると、不純物である
Ｐを含むＰドープ多結晶Ｓ１層１１は、ノンドープ多結
晶Ｓ１よりもエツチング速度が速いため、Ｐドープ多結
晶Ｓ１の横方向エツチングが進む。多結晶Ｓ１のエツチ
ングが終了した後の形状は、Ｐドープ多結晶５１１１の
傾斜θ２がノンドープ多結晶Ｓ１の傾斜θ１よりも小さ
い２段傾斜のものとなる。第１図の多結晶Ｓ１６と比較
すると、θ２θ１〉θ３であり、多結晶Ｓ１の上部がゆ
るやかな段差となっている。
第５図（本発明の製造方法の第３の工程）は、第４図の
２段傾斜を有する多結晶Ｓ１の上に、層間絶縁膜１３を
被着させるとθｌ〉θ２であるため、層間絶縁膜がなだ
らかに被覆する様子を示している。従って、配線材料で
あるＡＩ！、１４（ｉ７被着しても段差部１５で断線す
る事もなくなり、信頼性の高い半導体素子を得る事がで
きる。
２段傾斜を有する多結晶Ｓ１の上に、層間絶縁膜１３を
被着させるとθｌ〉θ２であるため、層間絶縁膜がなだ
らかに被覆する様子を示している。従って、配線材料で
あるＡＩ！、１４（ｉ７被着しても段差部１５で断線す
る事もなくなり、信頼性の高い半導体素子を得る事がで
きる。
以上の具体例は、不純物濃度の異なる２種類の多結晶Ｓ
１の場合であるが、多層多結晶構造すなわち、第１１ｉ
から順次不純物濃度の濃くなるような層を多層に積層し
た構造にしても、良好な段差を有スるエツチング形状と
なる。また、不純物元素はリン（Ｐ）だけでなく、ヒ素
（Ａｓ）ｔ アンチモン（ｓｂ）および臭素（Ｂ）ｅ含
む多結晶ｓ１でも、同様な効果が得られる。第２図には
、ＯＦ４プラズマによる多結晶Ｓ１のエツチング速度を
示したが、同様な特性は、弗酸・硝酸系エツチング液（
ＨＦ＠ＨＮＯｓ系）の場合にも得られる為、このＨＦ・
ＨＮＯ，系ウェットエツチング液で多層多結晶ｓ１をエ
ツチングすることにより、良好な段差形状を形成する事
が可能である。
１の場合であるが、多層多結晶構造すなわち、第１１ｉ
から順次不純物濃度の濃くなるような層を多層に積層し
た構造にしても、良好な段差を有スるエツチング形状と
なる。また、不純物元素はリン（Ｐ）だけでなく、ヒ素
（Ａｓ）ｔ アンチモン（ｓｂ）および臭素（Ｂ）ｅ含
む多結晶ｓ１でも、同様な効果が得られる。第２図には
、ＯＦ４プラズマによる多結晶Ｓ１のエツチング速度を
示したが、同様な特性は、弗酸・硝酸系エツチング液（
ＨＦ＠ＨＮＯｓ系）の場合にも得られる為、このＨＦ・
ＨＮＯ，系ウェットエツチング液で多層多結晶ｓ１をエ
ツチングすることにより、良好な段差形状を形成する事
が可能である。
第１図は、従来技術による方法で多結晶Ｓ１を形成した
場合の半導体素子の断面構造図。 第２図は、本発明で製造される多結晶５ｉｔｌ−エツチ
ングした場合の多結晶Ｓｉ中のリン（Ｐ）濃度とエツチ
ング速度との関係を示した図。 ５− 第３図は、本発明の製造方法の第１工程を示し、Ｐ＠度
の異なる多結晶Ｓ１を二層積層した断面図。 第４図は、本発明の製造方法の第２工程を示し、レジス
トをマスクにして多結晶Ｓｉｆ：ＯＦ４ プラズマでド
ライエツチングした時の模式断面図。 第５図は、本発明の製造方法の第６の工程を示し、パタ
ーンングされた多結晶８１上に眉間絶縁膜とｈｎを積層
した場合の断面図である。 １・・・８１基板 ２・・・シリコン酸化膜５
・・・多結晶Ｓｉ ４・・・層間絶縁膜５・・
・ｈｎ ６・・・多結晶Ｓ１の側壁部 ７・・・多結晶日１の側壁肩部 ８・・・Ａλ段差部 ９・・・エツチング速度曲線 １０・・・リンドープ多結晶５１ １２・・・フォトレジスト １３・・・層間絶縁膜１４
・・・Ａλ配線 １５・・・ｈｉｔ配線段差部
６− 第１図 第２図 物鯖晶Ｓｉ中のｐＨ裏度（ｃｔ、都／滅す第３図 第４図 第５図 、−７−％＼ １５−）Ｊ ”ｙ
ノＡテ／ 〜 ｌ ら ７／ ＼＼ −″゛）
場合の半導体素子の断面構造図。 第２図は、本発明で製造される多結晶５ｉｔｌ−エツチ
ングした場合の多結晶Ｓｉ中のリン（Ｐ）濃度とエツチ
ング速度との関係を示した図。 ５− 第３図は、本発明の製造方法の第１工程を示し、Ｐ＠度
の異なる多結晶Ｓ１を二層積層した断面図。 第４図は、本発明の製造方法の第２工程を示し、レジス
トをマスクにして多結晶Ｓｉｆ：ＯＦ４ プラズマでド
ライエツチングした時の模式断面図。 第５図は、本発明の製造方法の第６の工程を示し、パタ
ーンングされた多結晶８１上に眉間絶縁膜とｈｎを積層
した場合の断面図である。 １・・・８１基板 ２・・・シリコン酸化膜５
・・・多結晶Ｓｉ ４・・・層間絶縁膜５・・
・ｈｎ ６・・・多結晶Ｓ１の側壁部 ７・・・多結晶日１の側壁肩部 ８・・・Ａλ段差部 ９・・・エツチング速度曲線 １０・・・リンドープ多結晶５１ １２・・・フォトレジスト １３・・・層間絶縁膜１４
・・・Ａλ配線 １５・・・ｈｉｔ配線段差部
６− 第１図 第２図 物鯖晶Ｓｉ中のｐＨ裏度（ｃｔ、都／滅す第３図 第４図 第５図 、−７−％＼ １５−）Ｊ ”ｙ
ノＡテ／ 〜 ｌ ら ７／ ＼＼ −″゛）
Claims (1)
- 半導体基１ｔｉは絶縁体薄膜の上に不純物濃度の低い多
結晶シリコンから、順次その下層よりも高い不純物濃度
をもつ多結晶シリコンを積層した少なくとも２層以上か
ら成る多層多結晶シリコンを形成する工程と、それらの
多層多結晶シリコン膜ヲ所望のパターンにエツチングす
る事により段差側壁部を下層より順次なだらかな傾斜を
有する構造にエツチングする工程とからなる半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1585183A JPS59141232A (ja) | 1983-02-02 | 1983-02-02 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1585183A JPS59141232A (ja) | 1983-02-02 | 1983-02-02 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59141232A true JPS59141232A (ja) | 1984-08-13 |
Family
ID=11900315
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1585183A Pending JPS59141232A (ja) | 1983-02-02 | 1983-02-02 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59141232A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4718973A (en) * | 1986-01-28 | 1988-01-12 | Northern Telecom Limited | Process for plasma etching polysilicon to produce rounded profile islands |
| US5068707A (en) * | 1990-05-02 | 1991-11-26 | Nec Electronics Inc. | DRAM memory cell with tapered capacitor electrodes |
| US5225376A (en) * | 1990-05-02 | 1993-07-06 | Nec Electronics, Inc. | Polysilicon taper process using spin-on glass |
| US5258332A (en) * | 1987-08-28 | 1993-11-02 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor devices including rounding of corner portions by etching |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50118673A (ja) * | 1974-03-01 | 1975-09-17 | ||
| JPS5421289A (en) * | 1977-07-19 | 1979-02-17 | Mitsubishi Electric Corp | Manufacture for semiconductor device |
| JPS5923522A (ja) * | 1982-07-29 | 1984-02-07 | Matsushita Electronics Corp | ドライエツチング方法 |
-
1983
- 1983-02-02 JP JP1585183A patent/JPS59141232A/ja active Pending
Patent Citations (3)
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| JPS50118673A (ja) * | 1974-03-01 | 1975-09-17 | ||
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