JPS59132663A - Transistor - Google Patents
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- 229910021332 silicide Inorganic materials 0.000 claims abstract description 4
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 4
- 229910001020 Au alloy Inorganic materials 0.000 claims description 2
- 239000010703 silicon Substances 0.000 claims description 2
- 239000000463 material Substances 0.000 claims 2
- 229910000676 Si alloy Inorganic materials 0.000 claims 1
- 230000003247 decreasing effect Effects 0.000 abstract 1
- ZXEYZECDXFPJRJ-UHFFFAOYSA-N $l^{3}-silane;platinum Chemical compound [SiH3].[Pt] ZXEYZECDXFPJRJ-UHFFFAOYSA-N 0.000 description 5
- 229910021339 platinum silicide Inorganic materials 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000007123 defense Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 230000002265 prevention Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000004880 explosion Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
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-
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- H01—ELECTRIC ELEMENTS
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Abstract
Description
【発明の詳細な説明】
〔発明の概要〕
この発明は、バイポーラ・トランジスタ又は、バイポー
ラ巣拍回路中のトランジスタの屯（他取り出し用コンタ
クトの構造を改良することにより。DETAILED DESCRIPTION OF THE INVENTION [Summary of the Invention] The present invention provides a bipolar transistor or a transistor in a bipolar pulse circuit by improving the structure of the contact for taking out the transistor.
トランジスタの画、叱動作・性＃を向上せんとするもの
である。The purpose is to improve the picture, motion, and performance of transistors.
従来のバイポーラ集槓回路中のトランジスタの構造とし
て第１図に示す断面構造を有するものが通常便用されて
いる。図において、（１）は半導体基板、（２）は埋込
コレクタ、（３）はフィールド下の反転防止＄１． （
４）はエピタキシャル囮、（５）はフィールド醒化膜、
（６）はコレクターウオール、（７）はベース領域。As a structure of a transistor in a conventional bipolar concentrator circuit, one having a cross-sectional structure shown in FIG. 1 is usually conveniently used. In the figure, (1) is the semiconductor substrate, (2) is the buried collector, and (3) is the under-field inversion prevention $1. (
4) is an epitaxial decoy, (5) is a field awakening film,
(6) is the collector wall, and (7) is the base area.
（８）はエミッタ領域、（９）は白金シリサイド、（ｌ
は電＄ＪＡ配Ｈ’＝ テ、α３）はベース・コンタクト
、（Ｅ）はエミッタ・コンタクト、（Ｃ）はコレクタ・
コンタクトを示している。(8) is the emitter region, (9) is the platinum silicide, (l
＄JA distribution H'= TE, α3) is the base contact, (E) is the emitter contact, (C) is the collector contact.
Showing contact.
第１図に示した従来のバイポーラ・トランジスタでは、
エミッタ直下の（１１）の領域が、活性トランジスタ領
域であり、ベース、エミッタ、コレクタの各電極数り出
し口までは、この活性トランジスタ領域から、付随的な
抵抗を通じて電流が流れる。In the conventional bipolar transistor shown in Figure 1,
A region (11) immediately below the emitter is an active transistor region, and a current flows from this active transistor region to the base, emitter, and collector electrodes through additional resistances.
これらの抵抗のうち、エミッタ抵抗は、エミッタ領域（
８）の不純物？ｌｊ１度は十分品くまた、エミッタ・コ
ンタクト（Ｅ）がすぐ近くにあるため、プ…常数Ω〜１
０Ωのかなり小さな値である。またコレクタ抵抗は、高
＃度の埋込みコレクタ（２）、及びコレクタ・ウオール
（６）を通じて電流が流れるため、十分少さな値にする
ことが可能で、微細なトランジスタでも１０００以下、
また、大きなコレクタ重圧が流れる出力トランジスタで
は、通常１０Ωｌｕ ＩＶにしである。一方、ベース抵
抗ｒｂｂ’は、不純物濃度か低く、また沖いベース領域
（７）を流れるため、非常に大きなイ的となり、機料）
なトランジスタでは、数１００Ω〜数ｋＧ、また、複数
の電極取り出し口をもツ出力）−ランジスタでも数１０
〜数１００Ωの抵抗トなる。Among these resistors, the emitter resistor is the emitter region (
8) Impurities? lj1 degree is sufficient, and since the emitter contact (E) is nearby, the... constant Ω ~ 1
This is a fairly small value of 0Ω. In addition, the collector resistance can be set to a sufficiently small value because current flows through the buried collector (2) and the collector wall (6), which have a high resistance to resistance.
Further, in an output transistor where a large collector pressure flows, the voltage is usually 10Ωlu IV. On the other hand, the base resistance rbb' is very large because the impurity concentration is low and it flows through the offshore base region (7).
For transistors, the output is several 100Ω to several kilograms, and even for transistors with multiple electrode outlets, the output is several tens of Ω.
The resistance is several 100Ω.
コノベース抵抗ｒｂｂ’は、パターンｌＩ！ＩＩＩｆ？
ｊ的には、ベース・コンタクト（Ｂ）とエミッタ・コン
タクト（１”、）間の距Ｆ４＋ｆｆｉ Ｌに比例する。The conobase resistance rbb' is pattern lI! IIIIf?
In terms of j, it is proportional to the distance F4+ffi L between the base contact (B) and the emitter contact (1'').
第１図に７Ｔ’： ｌ／た従来のトランジスタでは、Ｌ
は、電極配線００の最小間隔Ｓとコンタクト・ホールと
電極のオーバーラツプｍの２倍の和で決疋さねるので、
現在の生産技術水準ではＬ中５μｍ程度が最小と考えら
ねる。ベース抵抗ｒｂ ｂ’は、等価回路的には、第２
１７１のように書くことができる。この抵抗値が大きい
と、 ４９１１えば第８図に示したように、 Ｆ、ＣＬ
（Ｅｍｉｔｔｅｒ ＣｏｕｐｌｅｄＬｏｇｉｃ ）ゲ
ート回路を構成したときの伝帳遅延時間ｔｐｄが、ゲー
ト電流ＩＧに比例して低下しなくなり、ある点で飽和し
てしまって、素子の尚速動作にとって、致命的な悪影響
を及ぼしていた。In Figure 1, 7T': L/L is a conventional transistor.
is determined by the sum of the minimum spacing S of the electrode wiring 00 and twice the overlap m of the contact hole and electrode, so
At the current level of production technology, about 5 μm in L is considered to be the minimum. In terms of an equivalent circuit, the base resistance rb b' is the second
It can be written as 171. If this resistance value is large, 4911, for example, as shown in Figure 8, F, CL
(Emitter Coupled Logic) When a gate circuit is configured, the transmission delay time tpd no longer decreases in proportion to the gate current IG, and becomes saturated at a certain point, which has a fatal negative effect on the fast operation of the device. It was affecting me.
この発明は、上記のような従来のものの欠点を除去する
ためになされたもので、電極配線の最小間隔に左右され
ずに、ベース・コンタクトとエミッタコンタクト間の即
１１１［を小さくすることにより。The present invention was made to eliminate the above-mentioned drawbacks of the conventional method by reducing the distance 111 between the base contact and the emitter contact without being affected by the minimum spacing between the electrode wirings.
ベース抵抗ｒｂｂ’を小さくして、トランジスタの高速
ＩＩＩ＃作性能全性能せＡ７とするものである。By reducing the base resistance rbb', the high-speed III# operation performance of the transistor is increased to A7.
以下、この発明の一実施例を図について説明する。 An embodiment of the present invention will be described below with reference to the drawings.
第４図において、第１図と同一の符号で示されたものは
、第１図に示した従来のものと同様である。まず、ベー
ス領域（７）の′に数工程が終了したあと、ベース・コ
ンタクト（Ｂ）、エミッタ・コンタク） （Ｅ） 、コ
レクタ・コンタクト（Ｃ）を同一マスクを用イテ、バタ
ーニングするが、その際ベース・コンタクトとエミッタ
・コンタクトの間隔りは写真製版技術で決まる恨小寸法
まで小さくしておく。つぎに、開口されたベースコンタ
クトを、ホト・レジストでカバーして、イオン注入によ
り、エミッタ領域（８）とコレクタ・コンタクト領域（
伯を形成する。各コンタクト・ホールには１例えば白金
シヂサイド等の金１ｍとシリコンの合金Ｉｌｌ （９）
を自己整合的に形成する。例えば、アルミニウムによる
電極配ａ ＯＱのパターンＩト成、に際しては、ベース
・コンタクト（Ｂ）では、エミッタと対向する部分０１
）は、電極配線で情れずにエミッタ・コンタクト（Ｅ）
から遠い部分（１カで白金シリサイド（Ｑ）とコンタク
トするように形成する。以上の、Ｌうにして、エミッタ
・コンタクト（［）とベース・コンダクトΦ）間の距１
１１ｆ Ｌは、電極ｅ妃稗の最小間隔Ｓに左右さねずに
写真製版技術で決まる最小寸法まで小さくすることかで
きる。In FIG. 4, the parts indicated by the same reference numerals as in FIG. 1 are the same as the conventional one shown in FIG. First, after completing several steps on the base region (7), the base contact (B), emitter contact (E), and collector contact (C) are patterned using the same mask. At this time, the distance between the base contact and emitter contact is reduced to a small dimension determined by photolithography. Next, the opened base contact is covered with photoresist, and ions are implanted to form the emitter region (8) and the collector contact region (8).
form a bar. Each contact hole is filled with an alloy of gold (for example platinum silicide) and silicon (9).
is formed in a self-consistent manner. For example, when forming the pattern I of the electrode arrangement a OQ using aluminum, the base contact (B) has a portion 01 facing the emitter.
) is the emitter contact (E) with electrode wiring.
The distance between the emitter contact ([) and the base conductor Φ) is 1.
11fL can be reduced to the minimum dimension determined by photolithography without depending on the minimum spacing S between the electrodes.
ベース電極配線から、ベース・コンタクトの露出してい
る部分０ηは、抵抗値の小さい白金シリサイド（９）で
つながっているので、ベース抵抗ｒｂｂ’は（８）と（
６）間の距離りに比例する。The exposed part 0η of the base contact from the base electrode wiring is connected to the platinum silicide (9) with a small resistance value, so the base resistance rbb' is (8) and (
6) Proportional to the distance between them.
ベース・コンタクト（Ｂ）とエミッタ・コンタクト（ト
）は、同一マスクを用いて開口しているので、それらの
間隔りは、現在の生産技術では、２μｍ以下にまでｇ＜
小す、ることかでき、従来のトランジスタの６μｍに比
して、４０係程度にすることが可能である。従って、ベ
ース・コンタクトとエミッタ・コンタクト間の距［Ｌに
比例するベース抵抗ｒｂｂ’は、従来のものに比べて、
約４０多程度に小さくなり、素子の品速動作性能が飛躍
的に向上する。第８図に示したＥＣＬ回路の伝帳遅延時
間ｔｐｄは、ゲート電流を大きくするにつれて小さくな
り、従来のように、イψ用ケート電流領域で飽和すると
いうことがなく、高電流領域でのｔｐｄは２倍以上高速
化することができた。Since the base contact (B) and the emitter contact (G) are opened using the same mask, the distance between them can be reduced to less than 2 μm using current production technology.
The thickness can be reduced to about 40 μm, compared to 6 μm for conventional transistors. Therefore, the base resistance rbb', which is proportional to the distance [L] between the base contact and the emitter contact, is
The size is reduced to about 40 mm, and the speed and operation performance of the device is dramatically improved. The transmission delay time tpd of the ECL circuit shown in FIG. could be more than twice as fast.
なお、上記実施例では、ベース・コンタクトのｍ Ｉｉ
Ｍ Ｉｖり出し口が１つのトランジスタを例ニとり説明
したが、被数のベースパコンタクトの電極取り出し口を
有するトランジスタにも応用しうろことはいうまでもな
い。またバイポーラ東槓回路中のトランジスタを例にと
り説明したか、単体のバイポーラトランジスタでも同様
のクツ）果を奏する。In addition, in the above embodiment, m Ii of the base contact
Although the description has been made by taking as an example a transistor having one MIV outlet, it goes without saying that the present invention can also be applied to a transistor having an electrode outlet of a decimal baseper contact. Further, although the explanation has been made by taking a transistor in a bipolar circuit as an example, a single bipolar transistor can also produce similar results.
以上のように、この弁明に、Ｌれば、ベース・コンタク
トに日子シリサイドを形成し、かつエミッタに対向する
部分は電離配線で世れなくすることにより、電植配線の
が小１ｂｌ隔に左右されずに、へ−ス・コンタクトとエ
ミッタ・コンタクトの間隔を小さくすることにより、ベ
ース抵抗を飛躍的に少さくシ、刺Ｊ盲方法を大幅に嚢中
するこ、となく。As described above, if L is used for this defense, by forming Nichicon silicide on the base contact and making the part facing the emitter undisturbed by ionized wiring, the electroplated wiring can be left and right at small 1 BL intervals. By reducing the spacing between the base contact and the emitter contact, the base resistance can be dramatically reduced, without significantly increasing the distance between the base contact and the emitter contact.
トランジスタ素子の高速性能を向上させることができる
。High-speed performance of transistor elements can be improved.
第１は１は、（ｊＦ米のトランジスタ（Ｉη造をボす白
面模式図、第２図は、イｉ［＋米のトランジスタの可・
価回路図、第８図はト； ＣＬ回路の伝軽遅延時四とケ
ート電流の関係を、従来のものと不発１１月のものとで
比軟して示１）た待Ｐ［図、第４図は、本弁明の一★、
施。
例によるトランジスタ構造をホすＩ、ｆ面］ψ式図であ
る。
（υ・・・半導体基板、（２）・・・埋込コレクタ、（
３戸・・フィールド下の反転防止Ｊｔ１ 、 （４）・
・・エピタキシャル１〜。
（５）・・・フィールド酸化膜、（６）・・・コレクタ
ウオール、（７）・・・ベース、（８）・・・エミッタ
、（９）・・・白金シリサイド、Ｏす・・・電極配線、
０１）・・・活性トランジスタ頭載、（Ｂ）・・・ベー
ス・コンタクト、（Ｅ）・・・エミッタ・コンタクト。
Ｃ）・・・コレクタ・コンタクト
なお１図中、同一符号は同−又は相当部分をボす。
代理人 葛 野 信 −
第１図
／′
第２図
第３図
第４図
特許庁長官殿
１．事件の表示 す、１°願昭５８−８２８２号２
、発明の名称
トランジスタ
３、補正をする者
事件との関係 特許出願人
住 所 東京都千代１］１区丸の内爪丁目２番３
け名 称 （６０１）二菱電機株式会社代表者片１１
１仁八部
５、補正の対象
明細書の発明の詳細な説明の欄
６、補正の内容
（０明細書をつぎのとおり訂正する。
（２〕The first is a white schematic diagram showing a (jF transistor (Iη structure), and the second is a schematic diagram of a (jF transistor).
Figure 8 shows the relationship between the transmission delay time and the gate current of the CL circuit, comparing the conventional one and that of the non-explosion November one. Figure 4 is part of this defense.
Execution. FIG. 3 is a diagram showing an example of a transistor structure in I and f planes. (υ...semiconductor substrate, (2)...embedded collector, (
3 doors... Reversal prevention Jt1 under the field, (4).
...Epitaxial 1~. (5)...Field oxide film, (6)...Collector all, (7)...Base, (8)...Emitter, (9)...Platinum silicide, Osu...electrode wiring,
01)...Active transistor head mounted, (B)...Base contact, (E)...Emitter contact. C) Collector Contact In each figure, the same reference numerals indicate the same or corresponding parts. Agent Makoto Kuzuno - Figure 1/' Figure 2 Figure 3 Figure 4 Mr. Commissioner of the Japan Patent Office 1. Incident display Su, 1°Gan 58-8282 2
, Name of the invention Transistor 3, Relationship with the amended person's case Patent applicant address 2-3 Marunouchi Tsume-chome, 1-ku Chiyo, Tokyo
Name (601) Nisubishi Electric Co., Ltd. Representative Piece 11
1, Part 5, Detailed explanation of the invention in the specification subject to amendment, column 6, Contents of amendment (0 The specification is corrected as follows. (2)
Claims (1)
コンタクトホールに、金−とシリコンの合金からなるシ
リサイド層が形ｈＶ１されていることともに、ベース・
コンタクトは、エミッタ・コンタクトと対向する部分で
、電極配線材でＶれすに、エミッタ・コンタクトから遠
い部分でのみ、電極配線材とコンタクトが＋１ｙられて
いることを特徴とするトランジスタ。Base, emitter, ': A silicide layer made of an alloy of gold and silicon is formed in the contact hole for counting the number of electrodes of the J-rector.
A transistor characterized in that the contact is V-resisted by the electrode wiring material at a portion facing the emitter contact, and the electrode wiring material and the contact are +1y only at a portion far from the emitter contact.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP828283A JPS59132663A (en) | 1983-01-19 | 1983-01-19 | Transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP828283A JPS59132663A (en) | 1983-01-19 | 1983-01-19 | Transistor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59132663A true JPS59132663A (en) | 1984-07-30 |
Family
ID=11688821
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP828283A Pending JPS59132663A (en) | 1983-01-19 | 1983-01-19 | Transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59132663A (en) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5735370A (en) * | 1980-08-12 | 1982-02-25 | Nec Corp | Semiconductor device |
| JPS57155772A (en) * | 1981-03-20 | 1982-09-25 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
| JPS59106150A (en) * | 1982-12-02 | 1984-06-19 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | Integrated circuit and method of producing same |
-
1983
- 1983-01-19 JP JP828283A patent/JPS59132663A/en active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5735370A (en) * | 1980-08-12 | 1982-02-25 | Nec Corp | Semiconductor device |
| JPS57155772A (en) * | 1981-03-20 | 1982-09-25 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
| JPS59106150A (en) * | 1982-12-02 | 1984-06-19 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | Integrated circuit and method of producing same |
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