JPS59130469A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPS59130469A JPS59130469A JP567483A JP567483A JPS59130469A JP S59130469 A JPS59130469 A JP S59130469A JP 567483 A JP567483 A JP 567483A JP 567483 A JP567483 A JP 567483A JP S59130469 A JPS59130469 A JP S59130469A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
- H01L29/456—Ohmic electrodes on silicon
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はとくに半導体装置における電極の構造およびそ
の製造方法に関するものであ、ｌ１ｌ１１特に極めて浅
い接合を有する拡散層に対し容易に電極付けが出来る電
極構造およびその製造方法全提供するものである。
の製造方法に関するものであ、ｌ１ｌ１１特に極めて浅
い接合を有する拡散層に対し容易に電極付けが出来る電
極構造およびその製造方法全提供するものである。
バイポーラＬ、９Ｉにおいては、高速化、高密度化の目
的から、エミッタ・ペース接合（以下Ｅ−Ｂ接合と略す
。）の深さＸｊｇｎ ｋ Ｏ，１μｍ程度と極めて浅く
形成されるようになってきた・このような極めて浅いＥ
−Ｂ接合は、再現性および均一性の点から以下に説明す
る形成方法が採用されている。このエミッタ形成方法と
従来の電極構造について説明する。まず第１図（ａ）の
ようにｎ型Ｓｉ基板１の上にベース領域Ｂと８ ｉ０２
膜２を形成し、同図（ｂ）のよう１ｃｓｉ０２膜２に電
極用窓３を開孔する。次いで同図（Ｃ）のように、８ｉ
０ｚ膜２および開孔部３上に一様にポリシリコン膜４を
成長させ、ヒ素全ポリシリコン膜４ヘイオン注入したの
ち、このポリシリコン膜４全拡散源としヒ素ヲＳｉ基板
１表面に浅く拡散し同時（ｄ）のようにエミッタ領域Ｅ
＝ｉ形成する。
的から、エミッタ・ペース接合（以下Ｅ−Ｂ接合と略す
。）の深さＸｊｇｎ ｋ Ｏ，１μｍ程度と極めて浅く
形成されるようになってきた・このような極めて浅いＥ
−Ｂ接合は、再現性および均一性の点から以下に説明す
る形成方法が採用されている。このエミッタ形成方法と
従来の電極構造について説明する。まず第１図（ａ）の
ようにｎ型Ｓｉ基板１の上にベース領域Ｂと８ ｉ０２
膜２を形成し、同図（ｂ）のよう１ｃｓｉ０２膜２に電
極用窓３を開孔する。次いで同図（Ｃ）のように、８ｉ
０ｚ膜２および開孔部３上に一様にポリシリコン膜４を
成長させ、ヒ素全ポリシリコン膜４ヘイオン注入したの
ち、このポリシリコン膜４全拡散源としヒ素ヲＳｉ基板
１表面に浅く拡散し同時（ｄ）のようにエミッタ領域Ｅ
＝ｉ形成する。
次にアルミニウム（Ａｎ膜５を被着し同図（ｅ）のよう
に電極用開孔３を覆うようＶＣレジスト膜６をパターニ
ングし、レジスト膜６全マスクＶｃＡ／膜５およびポリ
シリコン膜４を同時にドライエツチングすることによフ
電極配線間の分離を行ない電極配線が完了する。その様
子を同図（ｆ）に示す。
に電極用開孔３を覆うようＶＣレジスト膜６をパターニ
ングし、レジスト膜６全マスクＶｃＡ／膜５およびポリ
シリコン膜４を同時にドライエツチングすることによフ
電極配線間の分離を行ない電極配線が完了する。その様
子を同図（ｆ）に示す。
以上説明した構造においては、ＡＡ５と基板１の間にポ
リシリコン示介在するため、アロイスパイクによるＥ−
Ｂ特性劣化を防げる利点はあるが、ＡＪとポリシリコン
を同時にドライエツチングする点が欠点となる。っまり
、ドライエツチング用ガスプラズマに対するパノとポリ
シリコンのエツチングレートの違いにょシ、同図（ｇ）
のように、ポリシリコンのサイドエツチング量生じ、エ
ミッタ領域Ｅがアタック７されてしまう心配があった。
リシリコン示介在するため、アロイスパイクによるＥ−
Ｂ特性劣化を防げる利点はあるが、ＡＪとポリシリコン
を同時にドライエツチングする点が欠点となる。っまり
、ドライエツチング用ガスプラズマに対するパノとポリ
シリコンのエツチングレートの違いにょシ、同図（ｇ）
のように、ポリシリコンのサイドエツチング量生じ、エ
ミッタ領域Ｅがアタック７されてしまう心配があった。
またサイドエツチング量を極力減らしたとしても、電極
配線のマスク合せずれが起これば、同図（ｉ）に示すよ
うに、この場合も、エミッタ領域ＥＶｃアタック８が生
じてしまう。上記欠点から、従来は、マスク合せずれ、
ポリシリコン膜４のサイドエッチ量全考慮し、電極配線
幅全エミッタ電雁３１Ｃ対し２μｍ以上余裕を持たせて
設計しなければならなかった。
配線のマスク合せずれが起これば、同図（ｉ）に示すよ
うに、この場合も、エミッタ領域ＥＶｃアタック８が生
じてしまう。上記欠点から、従来は、マスク合せずれ、
ポリシリコン膜４のサイドエッチ量全考慮し、電極配線
幅全エミッタ電雁３１Ｃ対し２μｍ以上余裕を持たせて
設計しなければならなかった。
その結果余裕分だけ、素子の高密度化が防げられていた
◎ 本発明は上記欠点を鑑みてなされたものであり、少なく
とも表面層に白金シリサイド層を有するポリシリコン膜
を用いて、Ａ［配線の位置介せ全容易にし素子の高密度
化全実現すること全目的とした半導体装置およびその製
造方法全提供するものである。
◎ 本発明は上記欠点を鑑みてなされたものであり、少なく
とも表面層に白金シリサイド層を有するポリシリコン膜
を用いて、Ａ［配線の位置介せ全容易にし素子の高密度
化全実現すること全目的とした半導体装置およびその製
造方法全提供するものである。
本発明の特徴は、半導体基板上の絶縁膜に設けられた電
極用開孔部覆うように除去して残された多結晶半導体膜
の少なくとも表面層に金属珪化物層を有し、該金属珪化
物層を含む該多結晶半導体膜に電気的に接続する金属配
線を有することを特徴とする半導体装置にある。
極用開孔部覆うように除去して残された多結晶半導体膜
の少なくとも表面層に金属珪化物層を有し、該金属珪化
物層を含む該多結晶半導体膜に電気的に接続する金属配
線を有することを特徴とする半導体装置にある。
又、本発明の他の特徴は、半導体基板上の絶縁膜に電極
用窓全開孔する工程と、該開孔部を覆うように多結晶半
導体膜全形成する工程と、該多結晶半導体膜の少なくと
も表面層全金属珪化物層に変換する工程と、該金属珪化
物層を含む該多結晶半導体膜ＶＣ電気的に接続する金属
配線層全形成する工程とを含む半導体装置の製造方法に
ある。又、この多結晶半導体膜上に電極用開孔部を覆う
ように耐エツチング膜を形成する工程と該耐エツチング
膜をマスクとし、多結晶半導体膜？除去する工程とを含
む製造方法にある。さらにこの多結晶半導体膜全通して
不純物を拡散し半導体基板上に不純物拡散領域を形成し
たのち、該多結晶半導体膜の少なくとも表面層金金属珪
化物層に変換する工程とを含む製造方法にある。
用窓全開孔する工程と、該開孔部を覆うように多結晶半
導体膜全形成する工程と、該多結晶半導体膜の少なくと
も表面層全金属珪化物層に変換する工程と、該金属珪化
物層を含む該多結晶半導体膜ＶＣ電気的に接続する金属
配線層全形成する工程とを含む半導体装置の製造方法に
ある。又、この多結晶半導体膜上に電極用開孔部を覆う
ように耐エツチング膜を形成する工程と該耐エツチング
膜をマスクとし、多結晶半導体膜？除去する工程とを含
む製造方法にある。さらにこの多結晶半導体膜全通して
不純物を拡散し半導体基板上に不純物拡散領域を形成し
たのち、該多結晶半導体膜の少なくとも表面層金金属珪
化物層に変換する工程とを含む製造方法にある。
以下実施例に基づいて本発明全説明する。第２図は、本
発明の一実施例全説明するための主な製造工程における
断面図であり、第１図と同一部分には同一符号で示しで
ある。第２図（ａ）は第１図（ａ）〜（ｄ）の工程を経
たシリコンウェハー表面に通常のフォトリングラフイー
によって、エミッタ用電極開孔部３を覆うように、レジ
スト９をパターニングした様子全示す。
発明の一実施例全説明するための主な製造工程における
断面図であり、第１図と同一部分には同一符号で示しで
ある。第２図（ａ）は第１図（ａ）〜（ｄ）の工程を経
たシリコンウェハー表面に通常のフォトリングラフイー
によって、エミッタ用電極開孔部３を覆うように、レジ
スト９をパターニングした様子全示す。
次にレジスト９をマスクにポリシリコン膜４をエツチン
グし、レジストを除去し同図（ｂ）のようにエミッタ電
極用開孔部３を覆うようにポリシリコン膜４を残す。こ
こでポリシリコン膜４は約０．１μｍ程度である。次い
でポリシリコン膜４、酸化膜２上に一様に白金’ｋ ２
００〜４００λ程度被着し１．−５００°Ｃで１０分程
度熱処理する。この熱処理により、白金シリサイド反応
を起させ、ポリシリコン膜４−の表面層を白金シリサイ
ド層１０に変換する。さらに酸化膜２上の未反応白金に
て除去すると同図（Ｃ）のようになる。次に同図（ｄ）
のようにＡ６膜５を約０．６μｍ 被着しその上にレジ
ストパターンｌｌ全形成する。レジスト膜１１をマスク
にＡ６膜５ｉｃｃ１４ガスプラズマにてドライエツチン
グしレジストを除去し同図（ｅ）のように電極配線が完
成される。
グし、レジストを除去し同図（ｂ）のようにエミッタ電
極用開孔部３を覆うようにポリシリコン膜４を残す。こ
こでポリシリコン膜４は約０．１μｍ程度である。次い
でポリシリコン膜４、酸化膜２上に一様に白金’ｋ ２
００〜４００λ程度被着し１．−５００°Ｃで１０分程
度熱処理する。この熱処理により、白金シリサイド反応
を起させ、ポリシリコン膜４−の表面層を白金シリサイ
ド層１０に変換する。さらに酸化膜２上の未反応白金に
て除去すると同図（Ｃ）のようになる。次に同図（ｄ）
のようにＡ６膜５を約０．６μｍ 被着しその上にレジ
ストパターンｌｌ全形成する。レジスト膜１１をマスク
にＡ６膜５ｉｃｃ１４ガスプラズマにてドライエツチン
グしレジストを除去し同図（ｅ）のように電極配線が完
成される。
又、第２図（Ｃ）で形成した白金シリサイド層１０は、
ｃｃ１４ガスプラズマに対して強い耐エツチング性全示
し、ｃｃ１４ガスプラズマに対し耐エツチングマスクと
なる。このため同図（ｆ）のようにレジスト膜１１が大
きくマスクずれして形成された状態でＡ！膜５全ドライ
エツチングしたとしても、レジスト膜１１端部から露出
したエミッタ電極用開孔部１２は白金シリサイド１０に
保護されているので、アタックされる心配は全くなく、
同図（ｇ）のように電極配線が形成される。また従来の
電極構造では、Ａｌ膜とポリシリコン膜を同時にドライ
エツチングするため、オーバーエツチングは直接ポリシ
リコン膜のサイドエツチングの増大に結びつき、エツチ
ング制御が困難であった。しかし本発明の電極構造を用
いれば、白金シリサイドが耐ドライエツチングマスクと
なるため、オーバーエツチングに対してもかなり余裕が
生じ、ドライエツチングが容易となる。
ｃｃ１４ガスプラズマに対して強い耐エツチング性全示
し、ｃｃ１４ガスプラズマに対し耐エツチングマスクと
なる。このため同図（ｆ）のようにレジスト膜１１が大
きくマスクずれして形成された状態でＡ！膜５全ドライ
エツチングしたとしても、レジスト膜１１端部から露出
したエミッタ電極用開孔部１２は白金シリサイド１０に
保護されているので、アタックされる心配は全くなく、
同図（ｇ）のように電極配線が形成される。また従来の
電極構造では、Ａｌ膜とポリシリコン膜を同時にドライ
エツチングするため、オーバーエツチングは直接ポリシ
リコン膜のサイドエツチングの増大に結びつき、エツチ
ング制御が困難であった。しかし本発明の電極構造を用
いれば、白金シリサイドが耐ドライエツチングマスクと
なるため、オーバーエツチングに対してもかなり余裕が
生じ、ドライエツチングが容易となる。
以上述べたように、電極用開孔部を覆うように、表面層
が白金シリサイド層に変換されたポリシリコン膜を形成
しておく本発明の電極構造であれば、電極配線のマスク
合せに対し余裕を持たせることは不要となり、よって電
極配線幅の縮少および配線間隔の縮少が出来るので、素
子の高密度化が図れ、！た電極金属のドライエツチング
が容易となるので、高密度集積回路の実現に対し大きな
利点を持つ。
が白金シリサイド層に変換されたポリシリコン膜を形成
しておく本発明の電極構造であれば、電極配線のマスク
合せに対し余裕を持たせることは不要となり、よって電
極配線幅の縮少および配線間隔の縮少が出来るので、素
子の高密度化が図れ、！た電極金属のドライエツチング
が容易となるので、高密度集積回路の実現に対し大きな
利点を持つ。
第１図は従来技術全示す断面図であり、第２図は本発明
の実施例を示す断面図である。 １・・・・・・シリコン基板、２・・・・・・酸化シリ
コン膜、３・・・・・・エミッタ電極用開孔部、４・・
・・・・ポリシリコン膜、５・・・・・・Ａ７１ｇ、６
．９． １１・・・・・・レジスト膜、７．８・・・・
・・アタック部、１０・・・・・・白金シリサイド層、
１２・・・・・・エミッタ電極露出部、Ｅ・・・・・・
エミッタ領域、Ｂ・・・・・・ベース領域。 茶２図
の実施例を示す断面図である。 １・・・・・・シリコン基板、２・・・・・・酸化シリ
コン膜、３・・・・・・エミッタ電極用開孔部、４・・
・・・・ポリシリコン膜、５・・・・・・Ａ７１ｇ、６
．９． １１・・・・・・レジスト膜、７．８・・・・
・・アタック部、１０・・・・・・白金シリサイド層、
１２・・・・・・エミッタ電極露出部、Ｅ・・・・・・
エミッタ領域、Ｂ・・・・・・ベース領域。 茶２図
Claims (2)
- （１）半導体基板上の絶縁膜に設けられた電極用開孔を
覆うように除去して残された多結晶半導体膜の少なくと
も底面層に金属珪化物層を有し、該金属珪化物層を含む
該多結晶半導体膜に電気的に接続する金属配線を有する
ことを特徴とする半導体装置。 - （２）半導体基板上の絶縁厚に電極用窓全開孔する工程
と、該開孔部を覆うように多結晶半導体膜を形成する工
程と、該多結晶半導体膜の少なくとも表面層を金属珪化
物層に変換する工程と、該金属珪化物層を含む該多結晶
半導体膜に電気的に接続する金属配線層を形成する工程
とを含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP567483A JPS59130469A (ja) | 1983-01-17 | 1983-01-17 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP567483A JPS59130469A (ja) | 1983-01-17 | 1983-01-17 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59130469A true JPS59130469A (ja) | 1984-07-27 |
Family
ID=11617642
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP567483A Pending JPS59130469A (ja) | 1983-01-17 | 1983-01-17 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59130469A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6428866A (en) * | 1987-07-23 | 1989-01-31 | Nec Corp | Semiconductor device |
-
1983
- 1983-01-17 JP JP567483A patent/JPS59130469A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6428866A (en) * | 1987-07-23 | 1989-01-31 | Nec Corp | Semiconductor device |
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