JPS59127158A - Ｍｐｕ素子の選別試験装置 - Google Patents
Ｍｐｕ素子の選別試験装置Info
- Publication number
- JPS59127158A JPS59127158A JP58002196A JP219683A JPS59127158A JP S59127158 A JPS59127158 A JP S59127158A JP 58002196 A JP58002196 A JP 58002196A JP 219683 A JP219683 A JP 219683A JP S59127158 A JPS59127158 A JP S59127158A
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- JP
- Japan
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- test
- under test
- mpu
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- Prior art date
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/273—Tester hardware, i.e. output processing circuits
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- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は１周囲温度、電源電圧、クロックパルス幅等外
部条件を変えながら、長時間、多数のＭＰＵを被試験素
子にしてダイナミック動作させ、その間の動作状態から
各素子の信頼性評価が行なえる試験装置に関する。
部条件を変えながら、長時間、多数のＭＰＵを被試験素
子にしてダイナミック動作させ、その間の動作状態から
各素子の信頼性評価が行なえる試験装置に関する。
従来は、この種の信頼性評価試験は、長時間高。
低温中などに素子を放置してエージングした素子につい
て、その後、動作試験を行なって良否の判別をしていた
。したがって特定の設定温間雰囲気中で素子が実際にど
の様にダイナミック動作するかという検討は、一般品に
ついてはなされていないという問題があった。
て、その後、動作試験を行なって良否の判別をしていた
。したがって特定の設定温間雰囲気中で素子が実際にど
の様にダイナミック動作するかという検討は、一般品に
ついてはなされていないという問題があった。
本発明の目的は、試験対象である多数のＭＰＵ素子を同
時に恒温槽に入れて高、低温雰囲気にさらし、かつ素子
電源電圧、２相クロツクのパルス幅等の外部条件を変動
させながら、各素子を長時間ダイナミックに動作させ、
その間の動作状態を素子ごとに監視し、動作状態が期待
値から大きくへだたるものは不良卑子としてその時の外
部条件と共に記録できるＭＰＵ素子の選別試験装置を提
供することにある。
時に恒温槽に入れて高、低温雰囲気にさらし、かつ素子
電源電圧、２相クロツクのパルス幅等の外部条件を変動
させながら、各素子を長時間ダイナミックに動作させ、
その間の動作状態を素子ごとに監視し、動作状態が期待
値から大きくへだたるものは不良卑子としてその時の外
部条件と共に記録できるＭＰＵ素子の選別試験装置を提
供することにある。
上記目的を達成するために本発明においては、恒温槽内
に入れた被試験ＭＰＵ素子を直接制御する制御部に試験
プログラムメモリ及びストレージメモリを設置して、こ
れらのメモリと被試験ＭＰＵ素子とで一組のＣＰＵを構
成させ、 ｆａｌｌ囲温度や電源電圧など外部条件を変
動させながら、被試験素子にＭＰＵとして前記試験プロ
グラムを実行させ、実行結果をストレージメモリに書込
ませ、被試験素子が試験プログラム実行終了を終了フラ
グを立てて試験を管理する上位ＣＰＵに報告した時点テ
、上位ＣＰＵがストレージメモリから実行結果のデータ
を読取り、あらかじめわかっている期待値と比較検査し
、ＭＰＵ素子が正常に、期待した通りに動作したか否か
によって、該素子の良否を判別することにした。
に入れた被試験ＭＰＵ素子を直接制御する制御部に試験
プログラムメモリ及びストレージメモリを設置して、こ
れらのメモリと被試験ＭＰＵ素子とで一組のＣＰＵを構
成させ、 ｆａｌｌ囲温度や電源電圧など外部条件を変
動させながら、被試験素子にＭＰＵとして前記試験プロ
グラムを実行させ、実行結果をストレージメモリに書込
ませ、被試験素子が試験プログラム実行終了を終了フラ
グを立てて試験を管理する上位ＣＰＵに報告した時点テ
、上位ＣＰＵがストレージメモリから実行結果のデータ
を読取り、あらかじめわかっている期待値と比較検査し
、ＭＰＵ素子が正常に、期待した通りに動作したか否か
によって、該素子の良否を判別することにした。
〔発明の実施例〕
第１図は本発明一実施例の概要図で、１はエージングボ
ードに搭戦された被試験ＭＰＵ素子、２は恒温槽、３は
被試験素子制御部、４は試験を管理する上位ＣＰＵ、５
はＣＰＵバス、６は外部条件監視ユニット、７は外部条
件設定ユニット、８は試験情報メモリである。被試験素
子制御部３は恒温槽２内の複数たとえば５個の被試験Ｍ
ＰＵ素子１と直接接続されており、試験プログラムを実
行する素子のみＨＯＬ Ｄ状態を解除し、ｌＣＰＵ形態
を形成させる。
ードに搭戦された被試験ＭＰＵ素子、２は恒温槽、３は
被試験素子制御部、４は試験を管理する上位ＣＰＵ、５
はＣＰＵバス、６は外部条件監視ユニット、７は外部条
件設定ユニット、８は試験情報メモリである。被試験素
子制御部３は恒温槽２内の複数たとえば５個の被試験Ｍ
ＰＵ素子１と直接接続されており、試験プログラムを実
行する素子のみＨＯＬ Ｄ状態を解除し、ｌＣＰＵ形態
を形成させる。
第２図は被試験素子制御部３の機能説明図で、９は試験
プログラムメモリ、１０はストレージメモリ、１１は自
己割込みレジスタ、１２は終了フラタレジスタ、１３は
２相クロツク発生器、１４は被試験素子起動制御器であ
る。上位ＣＰＵ４から該当被試験素子に対して、試験起
動指令が発せられると、該当被試験素子のみＨＯＬＤ状
態を解除され、試験プログラムメモリ９内の試験プログ
ラムを被試験ＭＰＵ素子１が実行し、この素子１自身で
ストレージメモリ１０にデータを書込む。
プログラムメモリ、１０はストレージメモリ、１１は自
己割込みレジスタ、１２は終了フラタレジスタ、１３は
２相クロツク発生器、１４は被試験素子起動制御器であ
る。上位ＣＰＵ４から該当被試験素子に対して、試験起
動指令が発せられると、該当被試験素子のみＨＯＬＤ状
態を解除され、試験プログラムメモリ９内の試験プログ
ラムを被試験ＭＰＵ素子１が実行し、この素子１自身で
ストレージメモリ１０にデータを書込む。
実行中にはＭＰＵの全機能を網羅するように被試験素子
自身が自己に割込み（ＩＲ司、ＮＭＩ）をがけて試験プ
ログラムを実行する。全試験プログラム実行終了後に、
被試験素子は終了フラグをたてて上位ＣＰ Ｕに終了を
知らせＷＡＴ状態で待機する。上位ＣＰＵが終Ｔ報告を
受信して、該素子に対し試験停止指令を発行すると、こ
の素子はＨＯＬＤ状態となる。上位ＣＰＵ４は被試験素
子制御部３のストレージメモリ１０から実行結果のデー
タを読み取り期待値と比較検査を行ない良否判定を行う
。なお上位ＣＩ’Ｕ４はとの試験プログラムに対し実行
期待時間を設定し、この設定した時間内に実行が終了し
ない場合は、該当被試験ＭＰＵ素子を不良と判断する。
自身が自己に割込み（ＩＲ司、ＮＭＩ）をがけて試験プ
ログラムを実行する。全試験プログラム実行終了後に、
被試験素子は終了フラグをたてて上位ＣＰ Ｕに終了を
知らせＷＡＴ状態で待機する。上位ＣＰＵが終Ｔ報告を
受信して、該素子に対し試験停止指令を発行すると、こ
の素子はＨＯＬＤ状態となる。上位ＣＰＵ４は被試験素
子制御部３のストレージメモリ１０から実行結果のデー
タを読み取り期待値と比較検査を行ない良否判定を行う
。なお上位ＣＩ’Ｕ４はとの試験プログラムに対し実行
期待時間を設定し、この設定した時間内に実行が終了し
ない場合は、該当被試験ＭＰＵ素子を不良と判断する。
被試験素子良否判定で不良が摘出された場合は、上位Ｃ
ＰＵは外部条件９発生時刻を記録し、該被試験素子の不
良摘出回数が所定値たとえば３回以上になった場合は、
本不良情報を試験情報メモリ８に格納してファイルする
。この被試験素子はその後はテストシーケンスから除外
される。
ＰＵは外部条件９発生時刻を記録し、該被試験素子の不
良摘出回数が所定値たとえば３回以上になった場合は、
本不良情報を試験情報メモリ８に格納してファイルする
。この被試験素子はその後はテストシーケンスから除外
される。
以上説明したように本発明によれば、同曲の濡−５−へ
−− （湿）度、電源電圧、２相クロツクのパルス幅などの外
部条件を変動させながら長時間にわたる連続ダイナミッ
クテストを行ない、その間の動作特性をモニタし、不良
素子を摘出することがエージングと同時に自動的にでき
るので、ＭＰＵ素子信幀性評価業務の省力化９合理化に
効果がある。
−− （湿）度、電源電圧、２相クロツクのパルス幅などの外
部条件を変動させながら長時間にわたる連続ダイナミッ
クテストを行ない、その間の動作特性をモニタし、不良
素子を摘出することがエージングと同時に自動的にでき
るので、ＭＰＵ素子信幀性評価業務の省力化９合理化に
効果がある。
第１図は本発明一実施例の概要図、第２図は本発明に係
る被試験素子制御部の機能説明図である。 １・・・被試験ＭＰＵ素子、２・・・恒温槽、３・・・
被試験素子制御部、４・・・上位ＣＰＵ、８・・・試験
情報メモリ、９・・・試験プログラムメモリ、１０・・
・ストレージメモリ、１１・・・自己割込みレジスタ、
１２・・・終了フラグレジスタ、１３・・・２相クロツ
ク発生器、１４・・・被試験素子起動制ｖｌＤ器。 代理人 弁理士 縣 武 雄 ６−
る被試験素子制御部の機能説明図である。 １・・・被試験ＭＰＵ素子、２・・・恒温槽、３・・・
被試験素子制御部、４・・・上位ＣＰＵ、８・・・試験
情報メモリ、９・・・試験プログラムメモリ、１０・・
・ストレージメモリ、１１・・・自己割込みレジスタ、
１２・・・終了フラグレジスタ、１３・・・２相クロツ
ク発生器、１４・・・被試験素子起動制ｖｌＤ器。 代理人 弁理士 縣 武 雄 ６−
Claims (1)
- 被試験素子であるＭＰＵを温度雰囲気中に実装する恒温
槽と、試験を管理する上位ＣＰＵと、複数の被試験素子
を直接制御する制御部を備えた試験装置において、各被
試験素子制御部に、試験プルグラムメモリ及びストレー
ジメモリを設け、これらのメモリと被試験素子で一つの
ＣＩ’Ｕ形態をなさしめ、上位ＣＰＵからの起動により
、被試験素子が試験プログラムを実行し、その結果をス
トレージメモリに書込み、試験プログラム実行後に期待
値と実際にストレージメモリに書込まれた結果とを上位
ＣＰＵにより比較検査して被試験素子の良否判別を行う
ようにしたことを特徴とするＭＰＵ素子の選別試験装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58002196A JPS59127158A (ja) | 1983-01-12 | 1983-01-12 | Ｍｐｕ素子の選別試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58002196A JPS59127158A (ja) | 1983-01-12 | 1983-01-12 | Ｍｐｕ素子の選別試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59127158A true JPS59127158A (ja) | 1984-07-21 |
Family
ID=11522599
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58002196A Pending JPS59127158A (ja) | 1983-01-12 | 1983-01-12 | Ｍｐｕ素子の選別試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59127158A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6210738A (ja) * | 1985-07-08 | 1987-01-19 | Fujitsu Ltd | 装置機能の診断方法 |
| JPH0390983A (ja) * | 1989-09-01 | 1991-04-16 | Dainippon Printing Co Ltd | Ｉｃカードのテスト装置およびテストボード |
| JPH0390985A (ja) * | 1989-09-01 | 1991-04-16 | Dainippon Printing Co Ltd | Ｉｃカードのテスト装置 |
| JPH0390984A (ja) * | 1989-09-01 | 1991-04-16 | Dainippon Printing Co Ltd | Ｉｃデバイスのテスト装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4932020A (ja) * | 1972-07-28 | 1974-03-23 | ||
| JPS53142259A (en) * | 1977-05-18 | 1978-12-11 | Toshiba Corp | Threshold condition testing system |
| JPS55166754A (en) * | 1979-06-15 | 1980-12-26 | Nec Corp | Automatic inspection system of computer system |
-
1983
- 1983-01-12 JP JP58002196A patent/JPS59127158A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4932020A (ja) * | 1972-07-28 | 1974-03-23 | ||
| JPS53142259A (en) * | 1977-05-18 | 1978-12-11 | Toshiba Corp | Threshold condition testing system |
| JPS55166754A (en) * | 1979-06-15 | 1980-12-26 | Nec Corp | Automatic inspection system of computer system |
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|---|---|---|---|---|
| JPS6210738A (ja) * | 1985-07-08 | 1987-01-19 | Fujitsu Ltd | 装置機能の診断方法 |
| JPH0325816B2 (ja) * | 1985-07-08 | 1991-04-09 | Fujitsu Ltd | |
| JPH0390983A (ja) * | 1989-09-01 | 1991-04-16 | Dainippon Printing Co Ltd | Ｉｃカードのテスト装置およびテストボード |
| JPH0390985A (ja) * | 1989-09-01 | 1991-04-16 | Dainippon Printing Co Ltd | Ｉｃカードのテスト装置 |
| JPH0390984A (ja) * | 1989-09-01 | 1991-04-16 | Dainippon Printing Co Ltd | Ｉｃデバイスのテスト装置 |
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