JPS59119908A - Push-pull output circuit - Google Patents

Abstract

PURPOSE:To vary the bias current of a transistor of an input stage in response to an output current and to improve the application efficiency of a power supply, by detecting the output current of a transistor of an input stage of a push- pull output circuit. CONSTITUTION:An SEPP circuit is provided with input stage transistors (TR) Q1 and Q2 of pnp and npn types which form an emitter follower and output stage TRs Q3 and Q4 of npn and pnp types having bases connected to the emitters of the input stage TRs of different polarities. The current feedback is carried out with a fixed ratio from the collector sides of the TRs Q3 and Q4 to the base sides of these TRs via current mirror circuits 3 and 4 respectively. The bias current of the input stage TR increases with a large output current and can be reduced in a steady state. Thus the power consumption can be reduced in a steady state.

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は、インピーダンス変換と電流増幅を目的とす
るプツシ−プル出力回路、特に低消費電力で、電源電圧
利用率の高いブツシュゾル出力回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a pushpull output circuit for the purpose of impedance conversion and current amplification, and particularly to a pushpull output circuit with low power consumption and high power supply voltage utilization.

〔発明の技術的背景とその問題点〕[Technical background of the invention and its problems]

グツシーゾル出力回路の一つの形式として、第１図に示
す回路が知られている。これはエミッタフォロワを構成
するＰＮＰ型およびＮＰＮ型の入力段トランジスタ＃、
Ｑｌ　、Ｑ２のペースヲ入力端子１に共通接続し、その
各出力Ｔ　５ＥＰＰ回路を構成するＮＰＮ型および’Ｐ
ＮＰ型の出力段トランジスタＱ３　　、Ｑ４を駆動し、
出力端子２に出力を得る回路であり、入力段゛トランジ
スタＱｌ　。The circuit shown in FIG. 1 is known as one type of gum sesol output circuit. This is a PNP type and NPN type input stage transistor #, which constitutes an emitter follower.
NPN type and
Drives NP type output stage transistors Q3 and Q4,
This is a circuit that obtains an output at output terminal 2, and has an input stage transistor Ql.

Ｑ２にバイアス用ダイオードが不要であることと、電流
利得が高く、また電源電圧の利用率も高いという特長を
有するものである。It has the features of not requiring a bias diode for Q2, high current gain, and high utilization rate of power supply voltage.

しかしながら、この回路は出力電流が大きくなっても入
力段トランジスタＱｌ　　、Ｑ２がオフとなってしまわ
ないように、最大出力電流を出力段トランジスタＱ８　
　、Ｑ４の電流増幅率βで割った値より多くのバイアス
電流をＱｌ、Ｑ２に常に流しておく必要がある。従って
、出力端子２に接続される負荷のインピーダンスが低く
、最大出力電流が大きい場合には、小出力時でも大きな
バイアス電流が流れることによって消費電力が大きくな
ってしまう。この場合、入力段トランジスタＱｔ＋Ｑｚ
の負荷抵抗Ｒ，，Ｒ２を人キ＜シてバイアス電流を減ら
すと、出力段トランジスタＱａ、Ｑａのベース電流によ
る電圧降下が無視できなくなり、型録電圧の利用率が悪
くなる。However, in order to prevent the input stage transistors Ql and Q2 from turning off even if the output current becomes large, this circuit sets the maximum output current to the output stage transistor Q8.
, it is necessary to always allow a bias current larger than the value divided by the current amplification factor β of Q4 to flow through Ql and Q2. Therefore, when the impedance of the load connected to the output terminal 2 is low and the maximum output current is large, a large bias current flows even when the output is small, resulting in large power consumption. In this case, input stage transistor Qt+Qz
If the bias current is reduced by turning off the load resistors R, , R2, the voltage drop due to the base current of the output stage transistors Qa, Qa cannot be ignored, and the utilization rate of the input voltage deteriorates.

〔発明の目的〕[Purpose of the invention]

この発明の目的は、電流利得が大きく、しかも低インピ
ーダンス負荷の場合つまり最大出力電流が大きくなって
も定常時の消費電力が小さく、さらに電源電圧利用率が
高く低電圧電源で動作できるゾッシーグル出力回路を提
供することにあるっ 〔発明の概要〕 この発明は、それぞれの出力段トランジスタの出力電流
をコレクタ側で検出し、その電流を一定の比率で同じト
ランジスタのベース側に帰還する電流帰還回路を付加す
ることにより、出力電流に応じて入力段トランジスタの
バイアス電流が変化するようにしたものである。The purpose of the present invention is to provide a Zossigle output circuit that has a large current gain, has low power consumption in steady state even when the maximum output current is large, has a high current gain, and can operate with a low voltage power supply when using a low impedance load. [Summary of the Invention] The present invention provides a current feedback circuit that detects the output current of each output stage transistor on the collector side and returns the current to the base side of the same transistor at a fixed ratio. By adding this, the bias current of the input stage transistor changes according to the output current.

〔発明の効果〕〔Effect of the invention〕

この発明によれば、出力電流が大きいときはそれに応じ
て入力段トランジスタのバイアス電流も増えることで入
力段トランジスタがオフ状態となってしまうことが防止
され、定常時、つまり出力電流が比較的小さいときには
バイアス電流も小さくなることによって、消費電力が低
減される。According to this invention, when the output current is large, the bias current of the input stage transistor increases accordingly, thereby preventing the input stage transistor from turning off. In some cases, the bias current is also reduced, thereby reducing power consumption.

また、出力段トランジスタのベース電流による入力段ト
ランジスタの負荷抵抗での電圧降下の影響も電流帰還回
路によって吸収されるので、電源電圧利用率が改善され
、低電圧電源を用いた場合でも大出力を得ることができ
る。In addition, the current feedback circuit absorbs the effect of the voltage drop across the load resistance of the input stage transistor due to the base current of the output stage transistor, improving the power supply voltage utilization rate and achieving high output even when using a low voltage power supply. Obtainable.

〔発明の実施例〕[Embodiments of the invention]

第２図はこの発明の基本的な一実施例を示す回路図であ
る。入力端子１にはエミッタフォロワを構成するＰＮＰ
型およびＮＰＮ型の人力段トラランノスタＱｌ、Ｑ２０
ベースが共通接続すしている。トランジスタＱｌのエミ
ッタはＪＩ［抵抗Ｒ，を介して高電位側の電源（例えば
正電源）■　に接続され、コレクタは低電位側の電源（
例えば負電源）　ｖＢＨに接続されている。またトラン
ジスタＱ２のエミッタは負荷抵抗Ｒ２を介して電源Ｖ。FIG. 2 is a circuit diagram showing a basic embodiment of the present invention. Input terminal 1 has a PNP that constitutes an emitter follower.
Type and NPN type human powered stage Tralannosta Ql, Q20
The bases have a common connection. The emitter of the transistor Ql is connected to a high-potential power supply (for example, a positive power supply) through a resistor R, and the collector is connected to a low-potential power supply (for example, a positive power supply).
For example, the negative power supply) is connected to vBH. Further, the emitter of transistor Q2 is connected to power supply V via load resistor R2.

０に接続され、コレクタは電源Ｖｅｃに接続されている
。0, and the collector is connected to the power supply Vec.

ＰＮＰ型である入力段トランジスタＱ１のエミッタは、
異極性すなわちＮＰＮ型の出力段トランジスタＱ３のベ
ースに接続され、またＮＰＮ型であるもう一つの入力段
トランジスタＱ２のエミッタは、やはり異極性であるＰ
ＮＰ型の出力段トランジスタＱ４のベースに接続されて
いる。出力段トランジスタＱ３　　、Ｑ４はエミッタが
出力端子２に接続されて５ＥＰＰ回路を構成している。The emitter of the input stage transistor Q1, which is PNP type, is
The emitter of another input stage transistor Q2, which is also NPN type, is connected to the base of output stage transistor Q3, which is of different polarity, that is, NPN type.
It is connected to the base of the NP type output stage transistor Q4. The output stage transistors Q3 and Q4 have their emitters connected to the output terminal 2 to form a 5EPP circuit.

そして、出力段トランジスタＱ３　、Ｑ４のコレクタ側
からカレントミラー回路３，４をそれぞれ介して、同じ
トランジスタＱ８．Ｑ４のベース側へ一定の比率で電流
帰還が施されている。Then, from the collector side of the output stage transistors Q3 and Q4, the same transistors Q8, . Current feedback is applied to the base side of Q4 at a constant ratio.

上記の構成で、今、出力段トラン・クスタＱ３＋Ｑ４の
コレクタ電流（カレントミラー回路３゜４０入力電流）
をＩ３＋Ｉ６　とし、カレントミラー回路３．４の出力
電流（帰還電流）をＩ２１■５とし、カレントミラー回
路３，４の入出力電流比をＫとおくと、次式の関係が成
立する。With the above configuration, now the collector current of the output stage trunk cluster Q3 + Q4 (current mirror circuit 3° 40 input current)
When I3+I6 is set, the output current (feedback current) of the current mirror circuit 3.4 is set as I21*5, and the input/output current ratio of the current mirror circuits 3 and 4 is set as K, the following relationship holds true.

ｌ２＝＝ｉ３／Ｋ　　　　　　　　　　　　・・・（１
）Ｉ５＝Ｉ、　／Ｋ　　　　　　　　　　　　・・・（
２）また、トランジスタＱｌとＱ３　　、Ｑ２　とＱ４
がいずれも１：ｎのエミツタ面積比を持っているとする
と、出力段トランジスタＱ３　　、Ｑ４のコレクタ電流
Ｉ３　、Ｉ６は、Ｑ３　　、Ｑ４の電流増幅率をβとし
て、 （ＩＩ　＋　Ｉ２　　Ｉ’３　／β）　（Ｉｓ　＋Ｉｓ
　　Ｉｓ／β）＝　Ｉ　３　Ｉ　６　／ｎ２−　（３）
となる。Ｉｌ　、Ｉ２は入力段トランジスタＱ１＋Ｑ２
の負荷抵抗Ｒ１＋Ｒ２に流れる電流でおる。l2==i3/K...(1
)I5=I, /K...(
2) Also, transistors Ql and Q3, Q2 and Q4
have an emitter area ratio of 1:n, the collector currents I3 and I6 of the output stage transistors Q3 and Q4 are expressed as (II + I2 I'3 / β) (Is +Is
Is/β)=I 3 I 6 /n2- (3)
becomes. Il, I2 are input stage transistors Q1+Q2
This is the current flowing through the load resistance R1+R2.

出力端子２に得られる出力電流を■ｏとすると１、　＝
Ｉ３−Ｉ６　　　　　　　　　　　　　・・・（４）と
なる。ここでＩｏ＝０のときのバイアス電流を考えると
、ｌ３＝Ｉ６　、ｌｌ−Ｉ４である。If the output current obtained at output terminal 2 is ■o, then 1, =
I3-I6...(4). Here, considering the bias current when Io=0, l3=I6, ll-I4.

そこで ｌ３＝Ｉ６−Ｉｃ・・・（５） Ｉ、　＝Ｉ。＝　１−　（６） と置くと、（３）式に（５）　、　（６）式を代入して
■。を求めると次のようになる。Therefore, l3=I6-Ic...(5) I, =I. = 1- (6) Then, substitute equations (5) and (6) into equation (3) and get■. The result is as follows.

　１１ １ｃ−Ｉ、／（−；−７−−−ｚ＞　　　　　　　　　
−・・（７）（７）式で■は正であるから、次式が満足
されなければならない。11 1c-I, /(-;-7---z>
--(7) Since ■ is positive in equation (7), the following equation must be satisfied.

また、出力電流ＩＯが大きくなって例えば、Ｉｏ二工３
　　　　　　　　　　　　　　・・・（９）のときを考
えると、トランジスタＱ１がオフ状態とならないように
するためには、 １１　＋Ｉｚ　＞Ｔ３／β　　　　　　　　　　・・・
（１（ｊ）となっていればよい。従って１１を小さくし
、消費電力を抑えることができる。工３についても同様
である。９１式に（１）　、　（９）式を代入して整理
すると １〉尤−紅　　　　　　　　　　　・・・（１１）Ｋ　
　β　　ＩＯ となる。Ｉ　Ｌ／Ｉ　ｏ　＞　ｏであるから、０１）式
より少なくとも次の条件が満足されればよい。In addition, the output current IO becomes large and, for example, Io 2-3
... Considering the case of (9), in order to prevent the transistor Q1 from turning off, 11 +Iz > T3/β ...
(1(j) is sufficient. Therefore, 11 can be made small and power consumption can be suppressed. The same goes for engineering 3. Substituting equations (1) and (9) into equation 91 and rearranging Then 1〉Yu-Ken...(11)K
βIO. Since I L/I o > o, at least the following conditions need to be satisfied from equation 01).

Ｋ≦β　　　　　　　　　　　　　　・・・（６）すな
わち、カレントミラー回路３，４の入出力電流比には（
８）、（６）式の条件を満たす範′囲内で任意に設定す
ることができ、回路の／々イアス電流は（７）式により
決定することができる。K≦β...(6) In other words, the input/output current ratio of the current mirror circuits 3 and 4 is (
8) and (6) can be set arbitrarily within a range that satisfies the conditions of equations (6), and the circuit's/earth current can be determined by equation (7).

第３図は第２図をより具体化した一実施例を示すもので
、カレントミラー回路３をトランジスタＱｓ　　、Ｑａ
　と抵抗Ｒ３により構成し、カレントミラー回路４をト
ランジスタＱｙ　　、Ｑｓ　と抵抗Ｒ４により構成して
いる。この場合、カレントミラー回路３，４の入出力電
流比には抵抗Ｒ３＋Ｒ４により決定され、数１０倍とい
う比較的大きな値が得られる。このＫの値は、・々イア
スミ流がスイッチング歪を最小とする値となるように設
定すればよい。FIG. 3 shows a more specific embodiment of FIG. 2, in which the current mirror circuit 3 is connected to transistors Qs and Qa.
and a resistor R3, and the current mirror circuit 4 is composed of transistors Qy, Qs and a resistor R4. In this case, the input/output current ratio of the current mirror circuits 3 and 4 is determined by the resistors R3+R4, and a relatively large value of several tens of times can be obtained. The value of K may be set so that the Iasumi flow minimizes switching distortion.

第４図に示す実施例は、第３図のカレントミラー回路３
，４における抵抗Ｒ３ｒ　Ｒ４を除去するとともに、ト
ランジスタＱ５．Ｑ７のエミソク面積をＱａ、Ｑｓ　の
それより大きくして、入出力電流比Ｋを１０倍以下に小
さくするようにしたものである。The embodiment shown in FIG. 4 is based on the current mirror circuit 3 of FIG.
, 4 and remove the resistors R3r and R4 in transistors Q5 . The emitter area of Q7 is made larger than that of Qa and Qs, and the input/output current ratio K is made smaller than 10 times.

第５図に示す実施例は、カレントミラー回路５．６にさ
らにトランジスタＱ９１Ｑ１０を追加し、その入出力電
流比Ｋを にユβ　　　　　　　　　　・・・（１１としたもので
ある。この実施例によればＫを（ロ）式の条件を満たす
最大の値に設定できるので、消費電力は最小となる。In the embodiment shown in FIG. 5, transistors Q91Q10 are further added to the current mirror circuit 5.6, and the input/output current ratio K is set to β...(11).According to this embodiment, Since K can be set to the maximum value that satisfies the condition of equation (b), power consumption is minimized.

−さらに、第６図に示す実施例は第３図の実施例におけ
る抵抗Ｒ１ｒ　Ｒ２を除去し、代りに共通のバイアス抵
抗Ｒ５によって・々イアスミ流を決定するようにした例
である。-Furthermore, the embodiment shown in FIG. 6 is an example in which the resistors R1r and R2 in the embodiment of FIG. 3 are removed, and instead, the Iasumi flow is determined by a common bias resistor R5.

この発明はその他種々変形実施が可能であり、例えば第
２図〜第５図の実施例において、抵抗Ｒ１，Ｒ２は電流
源に置換えてもよい。The present invention can be implemented in various other ways; for example, in the embodiments shown in FIGS. 2 to 5, the resistors R1 and R2 may be replaced with current sources.

以上説明したように、この発明によればカレントミラー
回路等の電流帰還回路を出力段トランジスタに付加する
ことによって、特に小出力時の消費電力を低減させるこ
とができるとともに、電源電圧利用率を向上させてより
低電圧電源のもとて大電流を出力でき、ＩＣ化に適した
ものと々る。これによってＩＣの信頼性向上とコストの
低減が期待できる。As explained above, according to the present invention, by adding a current feedback circuit such as a current mirror circuit to the output stage transistor, it is possible to reduce power consumption especially at low output, and improve the power supply voltage utilization rate. This makes it possible to output a large current with a lower voltage power supply, making it suitable for IC implementation. This can be expected to improve IC reliability and reduce costs.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は従来のプツシ−ゾル出力回路の回路図、第２図
はこの発明の基本構成を第す回路図、第３図〜第６図は
この発明の実施例を示す回路図である。 １・・・入力端子、２・・・出力端子、３．４・・カレ
ントミラー回路（電流帰還回路）、Ｑｌ　　、Ｑ２・・
・入力段トランジスタ、Ｑａ　　、Ｑ４・・・出力段ト
ラン・ソスタ。 出願人代理人　　弁理士　鈴　江　武　彦第１図 第２図 第３図 第４図FIG. 1 is a circuit diagram of a conventional push-sol output circuit, FIG. 2 is a circuit diagram showing the basic configuration of the present invention, and FIGS. 3 to 6 are circuit diagrams showing embodiments of the present invention. 1...Input terminal, 2...Output terminal, 3.4...Current mirror circuit (current feedback circuit), Ql, Q2...
- Input stage transistor, Qa, Q4... Output stage transistor/soster. Applicant's Representative Patent Attorney Takehiko Suzue Figure 1 Figure 2 Figure 3 Figure 4

Claims (2)

【特許請求の範囲】[Claims] （１）入力端子にペースが共通に接続されたエミッタフ
ォロワを構成するＰＮＰ型およびＮＰＮ型の入力段トラ
ンジスタの出力により、各々極性の異なる出力段トラン
ジスタを駆動するプツシ−ゾル出力回路において、それ
ぞれの出力段トランジスタの出力電流をコレクタ側で検
出し、その電流を一定の比率で同じトランジスタのペー
ス側へ帰還する電流帰還回路を備えたことを特徴とする
グツシープル出力回路。(1) In a push-sol output circuit that drives output stage transistors with different polarities by the outputs of PNP type and NPN type input stage transistors constituting an emitter follower whose paces are commonly connected to the input terminal, each A gutsy pull output circuit characterized by being equipped with a current feedback circuit that detects the output current of an output stage transistor on the collector side and returns the current at a fixed ratio to the pace side of the same transistor. （２）　　ｆｆ電流帰還回路カレンＩ−ミラー回路であ
ることを特徴とする特許請求の範囲第１項記載のプッシ
ュプル出力回路。(2) The push-pull output circuit according to claim 1, wherein the ff current feedback circuit is a Karen I-mirror circuit.