JPS59119445A

JPS59119445A - 並列型乗算回路

Info

Publication number: JPS59119445A
Application number: JP22698482A
Authority: JP
Inventors: Susumu Suzuki; 進鈴木; Yukinori Kudo; 工藤　幸則
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1982-12-27
Filing date: 1982-12-27
Publication date: 1984-07-10

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕本発明はデジタル乗算回路に係り、特に高速演算の際必
要とされる並列型乗算回路に関する。

〔発明の技術的背景とその問題点〕

デジタル信号処理において乗算回路はしばしば必要とさ
れ、特に高速乗算を行う場合は並列型乗算回路が多く用
いられる。しかるにこの回路は、多くの素子を必要とす
る欠点がある。例えば（ψＸｎ）ピットの乗算には、は
ぼｍｎ個の全加算器を必要とする。

このため、乗算または被乗数として乗算器へ入力される
信号で変化範囲の太きいものを扱う場合は、回路の大幅
な増大を招くことになる。

一方、しばしば扱われる信号として、有効桁数に比べ変
化範囲の太きいものがある。例えば変化範囲としては２
７〜２３　　の１１ビツトであるのに、信号の有効桁数
が７ピツトで済むようなものである。具体的には、２〜
２　の範囲で入力された信号の大きさを、２〜２　の範
囲を７ピツト精度で変化させるような場合である。この
コントロールを乗算器だけで行う場合は７ビツト（＠号
）×１１ビット（コントロール）の乗算器が必要となり
、回路量が大きいばかりか有効桁数を越えた演算を行う
という効率の悪さにより、必要以上の演算時間を費して
しまう問題がある。

〔発明の目的〕

本発明はこの点に鑑みなされたもので、その目的は従来
の並列乗算器にわずかな回路を付加するだけで、乗算時
間はほぼそのｉｔで対応できる入力信号の変化範囲を拡
げることのできるデジタル乗算回路を提供することであ
る。

〔発明の概要〕

本発明は、乗算器の少くとも１つの入力部に桁移動回路
を設け、ここに入力される信号の大きさを検出し、これ
に基いて桁移動を行った後乗算器に入力し、−力出力側
では、入力側で行われた桁移動を打消すように乗算器出
力信号を桁移動するものである。なお、入力部での桁移
動は、乗算器入力の定められた範囲に入力信号が収まる
ように入力信号の大きさを変化させるものであろう〔発
明の効果〕本発明によれば、乗算器の入出力部に桁移動回路を設け
ることにより、実効的に乗算可能な信号の変化範囲を拡
げることができる。その効果は次の３点である。

第１は、乗算器そのものを波長し乗算範囲を拡げること
に比べ、大幅な回路の節減ができること。

第２は、同じく乗算器そのものを波長し乗算範囲を拡げ
ることに比べ演算時間が相当短縮されること。

第３は汎用乗算器に上述の桁移動回路を付加することに
より乗算範囲を任意に波長できることである。

なお、回路規模、演算時間については次節において実施
例を説明しながら言及する。

〔発明の実施例〕

第１図は本発明の一実施例の概略構成を示す図である。

第１図において入力信号１０１及び１０３のビット数は
乗算６１００の入力ビット数より多いものとする。

人力信号１０１は桁下げ回路１０２に入力されその値の
大きさが予め定められた乗算器１ｏｏの入力範囲を越え
る場合は、これに収まるまで桁下げがなされ、新に入力
信号１０５として乗算器１００に入力される。この時、
いくつ桁下げが行われたかを示す桁下げ信号１０７が出
力される。

入力信号１０３も同様に桁下げ回路１０４に入力され、
新な入力信号１０６と桁下げ信号１０８が出力される。

乗算器１００では入力信号１０５と１０６が乗算され、
積１０９が出力される。、桁下げ１言号１０７と１０８
は桁上げ信号発生回路１１０へ入力される。ここでは柘
下げ信号１０７と１０８７１ｃ−加′ｎすることにより
、桁下げ回路１０２と１０３で行われた合計の桁下げの
数が演算され、桁上げ１ｇ号１１２と１−で出力される
。積１０９と桁上げ１δ号１１２は桁上げ回路１１１へ
入力され、桁上げ１８号１１２で示される数だけ積１０
９を桁上げし、新に積１１３として出力される。

以上が本発明の全体の概要説明である。なお、一方だけ
の入力１言号、たとえば入力信号１０１だけに桁下げの
操作を施す場合は、桁下げ回路１０４及び桁上げ１ｄ号
発生回路１１０は不要となる。

以下、各回路の具体的な構成例を説明する。まず、ここ
で説明する実施例における各信号のビット数及び範囲は
次表で示すものとする。

従って、これは入力５×５ビツト、出力１０ピツトの乗
算器１００を用いて入力変化範囲７×７、ビット、出力
変化範囲１４ビツトの乗算を行う例である。もちろん各
信号の有効桁数は乗算器１００の性能で一義的に決まる
ものである。

第２図は桁下げ回路１０２の具体的構成例を示す図であ
る。・なお、桁下げ回路１０３もこれとまったく同じ構
成であろう第２図において、桁下げ回路１０２は、桁移
動回路２０１と桁下げ信号発生回路２０２で構成され、
これらにより入力信号１．０１（２’〜２５）の大きさ
を検出して乗算器１０００入力範囲である２　〜２　に
入るよう桁下げを行う。具体的には入力信号１０１のう
ち２１，２゜の桁を桁下げ信号発生回路２０２に入力し
、次表に示す論理演算により桁下げ信号１０７（２０３
゜２０４．２０５）を作る。

桁下げ信号１０７は外ｊｌ（へ出力されると共に、桁移
動回路２０１へ入力される。イイｊ移動回路２０１は、
３ｔｏ１のデータセレクタ５個で構成される。

これらには、入力１６号１０１がそれぞれＯビット、１
ピント、２ビツトシフト（桁下げ）した形で入力され、
１イｉ下げ信号２０３が１の時は２ビットノット信号が
、信号２０４が１の時は１ビツトシフトした信号が、信
号２０５が１の時は０ピツＩ・シフトした信号がそれぞ
れ選択され、乗算器入力信号１０５（２”〜２″）とし
て出力される。この動作により、入力信号１０１の大き
さくＡ′）がに≧２１の時は２桁、２’）Ａ’≧２°の
時は１桁、Ａ′〈２°の時はＯ柘、それぞれ桁下げさ７
Ｌ、２−１〜２−５の範囲に収められた１８号１０５が
出力される。

第１図に訃いて乗算器入力信号１０５，１０６は乗算器
１００で乗算され、積ｔ’ｓ号１０９（２〜２）が出力
される。乗算器１００は通常の並列型乗算器である。一
方桁下げ信号１０７，１０８は桁上げ信号発生回路１１
０へ入力される。第３図は桁上げ１８号発生回路１１０
の（ｔＹ成列を示す図である。

外お、桁下げ信号３０１，３０２，３０３　　は、柘下
げ１言号１０７におけるｆ前号２０３，２０４，２０５
に対応するものであり、それぞれは入力信号１０３が２
桁、１桁、０桁だけ桁下げされたことを意味する。桁上
げ信号発生回路１１０の機能は、桁下げ信号１０７，１
０８の内容を加算し、桁下げ回路１０２．１０４で行わ
れた合計の桁下げ数を演算しこれを桁上げ信号１１２と
して出力することである。

第３図で示すゲート構成は、桁下げ回路１０２゜１０４
で行われた合計の桁下げ数がそれぞれ４゜３．２，１．
０に対応して、桁上げ信号１１２を構成する信号３０４
，３０５，３０６，３０７，３０８がそれぞれ１１１に
なるものである。

第１図において、積信号１０９（２〜２　）と桁上げ信
号１１２は桁上げ回路１１．１へ入力されろう第４図は桁上げ回路１１１の構成を示す図である。悄上
げ回路１１１は５ｔｏ１のデータセレクタ０１１４個で
構成される。第５図はデータセレクタ４０１の内部構成
を示す図である。これら５個（Ｄ入力ＩＭ号４０２（Ｄ
Ｏ〜ＩＪ４）’ａ＝５個の選択ｆ、ｆｆ１１４０３（８
０−８４）で選択し、出力信号４０４　（Ｙ）を得る簡
単な回路である。第４°図において、人力された積信号
１０９（２〜２　）は、１４個のデータセレクタ４０１
のデータ入力４子１）　Ｏ〜Ｉ）　４　Ｋそれぞれ０ビ
ツト、ｌビット〜４ビットシフト（桁上げ）した形で入
力される。ここではＩＯピットの積信号１０９を１４ピ
ツトの出力信号１１３に有効桁数はそのままで変換する
ため、空いた桁にはＩｏｌを入力しておく。一方データ
セレクタ４０１の選択端子ＳＯ〜Ｓ４には桁上げ信号１
１２の信号３０４〜３０８が入力される。この回路構成
により、桁上げ信号１１２′の示す数だけ積信号１　ｔ
）　９　（２’〜２−１０）が桁上げされ、出力信号１
１３（２〜２　）に変換されるっ以上が各回路の具体的
な構成例の説明である。

次に回路規模について述べる。本実施例において、５×
５ビツト乗′算器１００に付加された回路（侑下げ回路
１０１，１０３、桁上げ信号発生回路１１０、桁上げ回
路１１１）の合計のゲート数は約１５０である。一方５
×５ビットの並列乗算器は３００〜４００ゲ一ト７×７
ビツト並列乗算器は約７００ゲート程度が心安である。

従って５×５から７×７ビツトへ乗算器そのものを拡張
する方法に比べ大幅に回路が節減できる。特に、必要有
効桁数が一定で、変化範囲が大きい１言号の乗算には非
常に有効な回路である。なか、回路の節減量は扱う信号
のビット数が多いほど犬きくなる。このように本発明に
よれば、乗算器を用いる種々のデジタル回路のＩＣ化に
おいても、回路節減によりコストダウンを行うことがで
きる。

また演算時間については、１１ｊ下げ回路１０２では第
２図に示すように最大で４ゲ一ト分の遅延があり、桁上
げ回路１１１では、第４図、第５図に示すとうり２ゲ一
ト分の遅娘があるため、演算時間として５×５ビツト来
算器ｌＯＯでの乗算時間の他に必要となる時間は、最大
で６ゲ一ト分である。これは今加１；ニ器１段分の遅延
量に相当するっ一方、５×５から７×７ビツトに乗ｎ器
１００を拡張した場合は、部分積加算にリプルチャリー
加算を用いた時は全加算器６段分の演算時間の増大を招
く。このように必要有効桁敬を越えた乗算を行うことに
より増加する演算時間はかなり大きくなり、上記実施例
においては、全加算器５段分もの差を生ずる。この差は
扱うピント数が多くなるほど増大する。、従って本発明
によれば、実効的な乗算時間の短縮がなされ、性能面で
の向上も実現される。

次に、本発明の並列型乗算回路を色信号の利得制御を行
うＡ　ＣＣ（Ａｕｔｏｒｎａｔｉｃ　ＣｏＬｏｒ　Ｃｏ
ｎｔｒｏｌ　）回路に適用した実施例について詳述する
。

従来、テレビジョン受像機での信号処理は全てアナログ
信号処理により行われているが、特にビデオ段以降の信
号処理については、以下のような改善すべき問題点があ
った。即ち、性能的にはアナログ信号処理の一般的な弱
点とされている時間軸上の処理性能に起因する問題であ
り、具体的にはクロスカラー・ドツト妨害として画面に
現れる輝度信号・色度信号分離性能や各種画質改善性能
及び同期性能等である。一方、コスト面、および製作上
の問題としては回路をＩＣ化しても外付は部品、調整個
所が多いというここである。

このような問題を解決するため、ビデオ段以降の原色信
号または色差信号復調に到る信号処理を全デジタル化す
ることが検討されている。

ところで、テレビジョン受像機においてハ、送信局から
受像機に到る伝送路の特性に伴う色信号の振幅変化に対
して、常に色信号中のカラーバーストが一定振幅となる
よう色信号の利得制御を行うＡＣＣ回路が必要とされる
。ＡＣＣの制御の手順は通常、次のとうりである。

まず、入力された色１言号と、この信号の利得制御を行
うための信号（ＡＣ’Ｃ信号と呼ぶ）との乗算を行う。

次に、利得制御された色信号中のカラーバーストの振幅
を検出し、この大きさと、別に定められている目標値と
の差である誤差１百号を演算する。最後に、誤差１ｇ号
を適当な低域通過型フィルタに通し、この出力を先のＡ
　ＣＣ信号として再び色信号との間で乗算を行う。以上
の動作のく、り一返しにより、カラーバーストの振幅が
目標値に県中するよう色１直号の利得が制御される。こ
の制御手順は、デジタルテレビジョン受像機においても
同様である。

しかるに、この動作をデジタル回路で実現するとき、乗
算器の回路規模が犬きくなり、ＡＣＣ回路全体のうち、
かなりの部分が乗算器で占められることになる。これは
次の理由による。

第１は、デジタルテレビジョン受像機においては、ビデ
オ信号ｅ　Ａ／Ｄ　！換する時、サンプル周波数ｆｓを
ｆｓ＝４ｆｓｃ　（ｆｓｃはカラーサブキャリア周波数
。Ｎ　Ｔ　Ｓ　Ｃ信号ではｆｓｃ＝３．５８ＭＨｚ　、
　、７’５＝１４．３ｆｖｉＨｚ　）　ＶＣ設定する場
合が多く、従って乗算器へ入る色信号もｆＳのビットレ
ートを有しているため、並列乗算器による高速の乗算が
必要とされること。

第２は、ＡＣＣの利得可変範囲及び精度を充分にとるた
めには、並列乗算器に入力するＡＣＣ信号の語長が相当
長くなり、乗算器の回路規模がさらに増大することであ
る。例えば、入力される色信号が２の補数で表わされ、
変化範囲が＋２〜−２の間の８ビツトの（最小量子化ス
テップは２　　＝１／１２８　　）の信号で、ＡＣＣ信
号が１６〜Ｏの間の１１ビツト（色信号と同じ最小量子
化ステップを有する）の信号の時、乗算器としては、８
×１１ビツトの並列乗算器が必要となる。これは、１１
００〜１３００のゲートを必要とするうなおＡＣＣ回路
の他の部分である、バースＮ辰幅検出回路、誤差演算回
路、低域通過型フィルタは数１００ゲートで構成が可能
である。

このように、ＡＣＣ回路における乗算器の占める割合は
かなり高く、これを節減することが、デジタルＡＣＣ回
路を実現する重要なポイントとなる。一方、ＡＣＣ信号
について見ると、上述したように可変範囲を１６〜０と
すれば、この間での全体のビット数はＡＣＣの精度も考
慮して１１ビツトは必要であるが、あるＡＣＣ信号の値
に利する必要有効ビット数は７ビツトで充分である。し
かるに、これを１１ビツト人カの乗ｔＴ器を用いて１、
演算することは必要有効桁数以上の計算を行うこつとに
なり、回路の増大のみならず乗′）１時間の大幅な増大
も招くことになる。

上記の問題は、本発明の並列型乗算回路を月４いること
で解決される。以下、ＡＣＣ回路に本発明の並列型乗算
回路を適用した実施例を図面を用いて説明する。

第６図はデジタルテレビジョン受像機の概要ヲ示す図で
ある。

アンテナ６０１で受１言したテレビジョンｆ言号１ｄ。

チューナ６０２、ＩＦ段６０３、検波段６０４を経てベ
ースバンドのビデオ信号６２３に変換される。ビデオ信
号６２３は、同期回路６０６へ供給され、ここで同期、
再生が行われ、水平及び垂１−ｆＷ　ｅドライブパルス
６１７，６１８が出方され偏向回路へ供給される。また
、ビデオ信号６２３は、〜巾変換回路６０５へ入力され
、ここでサンプリングと数子化が行われ、デジタルビデ
オ信号６２４が出力される。サンプリンダ周波数ｆｓは
ｆｓ＝４ｆｓｃ１サンプリング位相はカラーバーストの
士■軸、±Ｑ軸に同期したものである。サンプリングの
タイ；ミングを与えるテンプリングパルス６１５Ｌ／ｉ
クロック′Ｊｈ生回路６２７で作られ、〜巾変換回路６
０５デジタル１言号処理回路６２２及び同期回路６０６
介共、袷され、回路動作の基準として１吏ゎれる。また
、クロック発生回路６２７がらは、サンプリンクハルス
ノうち、＋Ｉ軸及び＋Ｑ軸のものカ、色検波回路６１１
へ色の倹彼軸を与える検波パ／Ｌ／７゜６１６として供
給される。

デジタルビデオ信号６２４はＹＣ分離回路６０７へ入力
され、デジタルフィルタにより輝度信号６０８と色信号
６０９に分離される。色度信号６０９はＡＣＣ回路６１
０へ人力され、利得調節された後、色検波回路６１１へ
供給される。なおＡＣＣ回路６１０へは同期回路６０６
より、カラー　バー　ス）　の位置を示ｔパーストゲー
トパルス６２５が入力される。これは、ＡＣＣ回路６１
０において、カラーバーストの大きさを検出するための
、カラーバースト積分のタイミングに与えるものである
。

色検波回路６１１では、ＡＣＣ制御を励された色信号６
２６の中から、■及びＱＩｌＩｌ１１位相の信号を検波
パルス６１６により選択的に取り出すことにより、それ
ぞれＩ及びＱ　ｆｉ号６１３，６１４を得１て°いる。

輝度信号６０８、■及びＱ信号６１３゜、、−、’６１
４はマトリックス回路６１２へ入力され、所定のマトリ
ックス演算によりＦＬ　Ｇ　Ｂ　ｊ＠号６１’９に変換
されろ。これはＤ／Ａ変換器６２０によりアナログ几Ｇ
Ｂ信号６２１に変換され、出力回路を介してＣＲＴを動
作させる。以上がデジタルテレビジョン受像機の概要で
ある。次にＡＣＣ回路６１０を詳純に説明する。

第２図はＡＣＣ回路６１０の１実施例を示す図である。

ＡＣＣ回路６１０は、乗算器７０１、桁移動回路７０２
，７０４、演算回路７０３から構成される。色信号６０
９は乗算器７０１によりＡＣＣ１ｉ号７０５と乗ぜられ
利得制御が行われる。色信号７０６は桁移動回路７０２
で桁移動信号７０８に基いた桁移動（２のべき乗の利得
調節）が行われ色１ｅ号６２６が出力される。色信号６
２６は色検波回路６１１へ出力されると同時に演算回路
７０３へも供給される。演算回路７０３では、色情−号
６２６中のカラーバーストの大きさを検出し次にこれと
すｉ冗：の目標値との差（誤差信号）を演４′Ｉし　最
後ｖｃ　Ａ　ＣＣの時定数を決める低域通過型フィルタ
（Ｌ　ｌ）　Ｆ　）へ誤差信号を通しＡＣＣ信号７０７
を出力している。桁移動回路７０４では、Ａ　ＣＣｊｐ
３号７０７のうちの必要有効桁だけを桁移動により取り
出し、新たにＡＣＣ信号７０５として乗′Ｑ器７０１へ
出力している。

一方、ここで行われた桁移動情報は階移動信号７０８と
して桁移動回路７０２へ与えられ、桁移動回路７０４で
の桁移動を打ち消すだけの桁移動が行われる。従って色
信号６２６は、色信号６０９に対してＡＣＣ信号７０７
の大きさだけ利得ががけられたものとなる。

以上の制御手順によれば、演算回路７０３でのＬＰＦの
特性を適当に選ぶことにより、色信号６２６のカラーバ
ーストの大きさが目標値に集束する制御を行うことがで
きる。ここで以下の説明を判り易くするために、第７図
中の各信号の桁範囲及びビット数をまとめて次に記す。

この表に示すように、ＡＣＣ信号７０７は可変範囲が１
６〜０で、これが入力色信号６０９に対する利得制御範
囲である。乗算器７０１に入力するＡＣＣ信−号７０５
は、Ａｃｅ信号７０７（１１ビツト）のうち必要有効桁
７ビツトが１−０’の範囲に収められたものである。従
って乗算器７０１は、Ａ　ＣＣｌｉ号７０７をそのま壕
入力すれば８×１１ビツトのもの全必要とするところが
、８×７ピツトで済むことになる。また、桁Ｓｔυノ回
路７０４で行われるＡＣＣ信号７（）７の桁移動は、Ａ
ＣＣ信号７０７の大きさにより次のとうり行われる。

表−１これにより、ＡＣＣ信号７０５は１〜０の範囲に入る。

また桁移動回路７０２では、これとは逆の桁移動が行わ
れる。次に、第７図で示す各回路のさらに詳細な説明を
行う。

第８図は、演算回路７０３の構成を示す図である。演算
回路７０３は、カラーバースト積分回路８０１、誤差演
算回路８０２、ＬＰＦ８０３で構成される。カラーバー
スト積分回路８０１の動作は次のとうりである。

パーストゲートパルス６２５の期間だけゲート８０４で
カラ、−バーストを取り込み、絶対１１１１回路８０５
により負の信号は正に変換される。次に加算器８０６と
ラッチ８０７で構成さ！しる。潰分器により、カラーバ
ーストが積分される。ラッテ８０７はす７プルパルス６
１５でラッチ動作を行い、パーストゲートパルス６２５
０期間外では出力がクリアーされる。ランチ８０８はパ
ーストゲートパルス６２５の立下りで入力１δ号をラッ
チする。これらの回路動作により、ランチ８０８の出力
にはパーストゲートパルス６１６期間の絶対値積分の結
果を得ることができる。

誤差演算回路８０２では、積分値８０９を目標値８１１
から減算することにより誤差１言号８１２を作っている
。ＬＰＦ８０３は、入力された誤差信号８１２を０桁桁
下げして２のべき乗の割算を行つゾこ後、加１７゛器８
１４とラッチ８１５で構成される積分器により積分を行
う。なお割′σ器８１３は実際は配線操作だけで済む。

捷だ、ＡＣＣ時定数は、２．”　−Ｔｉｔ　（’、Ｉ’
Ｈ：　１　水平周ＪｉＪ］　）　ニ比’１３’！Ｉスル
。ラッチ８１５ｉｄ、パーストゲートパルス６１６でラ
ッチ動作を行い、ＡＣＣ信号７０７全出力する。以上の
動作により、演算回路７０３では、入力された色１ｉｉ
−号６２６のカラーバーストの振幅に応じてこれを目Ｃ
頁１直８１１　Ｋ近ずけるようなノ＼ＣＣ（信号７　（
１７”が作られる。才だ前述し７ｈようＩｃ　Ａ　ＣＣ
信号７０７は２３〜２−７の（ｒｉ範囲で出力されｊ行
移動回路７０４に入る。

８Ｆ！９図は、イ′ｎ移動回路７０４の構成を示す図で
ある。桁移動回路７０４は、７個のデータセレクタ９０
１と大きさ検出回路９０２とで構成される。

データセレクタの構成を第１Ｏ図に示す。Ｉ）　０〜Ｄ
４の５つの入力信号のうちの１つがＳＯ〜Ｓ４の選択信
号によりＹ端子へ出力されるものである。

第９図において、入力されたＡＣＣ信号７０７は１ビツ
トずつシフトした形で７つのデータセレクタ９０１へ入
力される。一方、Ａ　ＣＣ（′ｇ号７０７のうち２３〜
２０の桁の信号は大きさ検出回路９０２へ入力され、Ａ
ＣＣ信号７０７が表１で示した大きさ区分のどこに入る
かが検出される。

第１１図は大きさ検出回路９０２の具体的な構成である
。図中ａ３〜ａＱ端子には、それぞれＡ　ＣＣｆ：４号
７０７の２３〜２°の桁の信号が入力される。）ヅｒ定
のゲート構成により、Ａ　ＣＣＩ４号７０７の大きさＡ
が、１６〉Ａ≧８．８）Ａ≧４．４）Ａ≧２゜２＞Ａ≧
１．１）Ａの時に応じて、端子Ｑ４　、　Ｑ３゜Ｑ２．
Ｑｌ、ＱＯがそれぞれ１１′のレベルになる。

Ｑ４〜ＱＯは桁移動信号７０８として７つのデータセレ
クタ９０１の選択端子８４〜ＳＯへ入力される。データ
セレクタ９０１では、８４　、　ｓ３．　。

８２．８１．Ｓｏが１１１になることによりＹ端子には
、ＡＣ’Ｃ信号７０７がそれぞれ４むテ、３　Ｐ（ｉ、
２桁、１桁、０桁だけ桁下げされた信号（Ａ　ＣＣＩ言
号７０５）が出力される。

以上の動作により、ＡＣＣ信号７０７の大きさに応じて
表１で示す桁下げが行われ、７ビツトの有効桁数で１〜
０の範囲のＡＣＣ信号７０５が出力されるっなお桁移動
信号７０８は桁移動回路７０７へ出力される。

第１２図は桁移動回路７０２の構成を示す図である。桁
移動回路７０２は、７つのデータセレクタ９０１で（・
４成される。

第１２図において乗算器７０１から出力された色信号７
０６は１ピツトずつシフトした形でデータセレクタ９０
１に入力される。一方、桁移動信号７０８はデータセレ
クタ９０１の選択端子８４〜ＳＯに入力サレ、８４，８
３，８２，８１．Ｓｏ　が“１″になることによりＹ端
子へは色信号７０６がそれぞれ０４’ｆ１．１桁、２桁
、３桁、４桁だけ桁上げした鮪号（色信号６２６）が出
力される。これは桁移動回路７０４で行われた桁移動を
打消すものである。以上が本発明の乗算回路が適用され
たＡＣＣ回路の動作説明である。

次に、本発明によるところの回路規模・乗算時間の節減
の効果を上述の実施例において説明する。

上述したように、上記実柿例では１１ビツトのＡ　ＣＣ
１６号７０７を直接色信号６０９と東′（１するかわり
に、桁移動回路７０２，７０４を付加することにより、
７ビントのＡＣＣ信号７０５　ｔζ変候し乗算を行って
いる。従って乗算器は８×１１ビツトのものに対して８
×７ビツトのもので済んでいる。これをＡＣＣ回路６１
０全体での回路笥減ａＦで見ると約２５チとなる。

また演算時間についてｆｄ、桁移動回路７０２゜７０４
での合計の遅延時間は６ゲートであり、全加算器１段分
の遅延量に相当するのみである。しかるに、８Ｘ１１ビ
ツトと８×７ビソトの乗カニでは、部分積加算にリップ
ルキャリー加算を用いた時、演算時間の差は全加算器８
段分にも達する。

従って差し引き、全加算器７段分の演算時間が節減され
、乗算時間の節減率としては２５％が実現できる。

以上説明したように、必要有効桁数に比べ変化範囲の大
きいＡＣＣ信号の乗算を行う時、乗算器の入力ｉ６：）
囲を越えるものについては桁下げにより範囲内に収め、
この分を乗算器の出力信号を桁上げすることにより補正
する回路方式により、ＡＣＣ性能を実用上損うことな（
Ａ　ＣＣｌ路の回路規模及び景算時間の２５襲程度の節
減が可能となる。

このことは、回路のＩＣ化に際しての、コスト面性能面
での貢献が非常に大きなものとなる。

【図面の簡単な説明】

第１図は本発明の並列型乗算回路の全体構成を示す図、
第２図は桁下げ回路の構成図、第３図は桁上げ信号発生
回路の構成図、第４図は桁上げ回路の構成図、第５図は
データセレクタの構成図、第６図（ｄデジタルテレビジ
ョン全体構成図、第７図はＡＣＣ回路の全体構成図、第
８図は演算回路の（Ｒ成図、第９図は柘下げ回路の構成
図、第１Ｏ図はデータセレクタの構成図、第１１図は大
きさ検出回路の構成図、第１２図は桁上げ回路の構成図
である。１００・・・・乗算器　　　１０２，１０３・・・桁下
げ回路１１１・・・・桁上げ回路代理人　弁理士　則　近　憲　佑　（ほか１名）第１図第２図第３図第１０図第１１図

Claims

【特許請求の範囲】

それぞれ所定の桁数の複数のデジタル信号を入力として
乗算する並列型デジタル乗算器と、このデジタル乗算器
に入力されるデジタル信号のうち前記所定の桁数を越え
るデジタル信号に対してその超過桁数だけ桁下げして前
記デジタル乗算器に入力する桁下げ回路と、この桁下げ
回路により桁下げされた総超過桁数だけ前記デジタル乗
算器の出力を桁上げする桁上げ回路とを備えることを特
徴とする並列型乗算回路。