JPS59119445A - 並列型乗算回路 - Google Patents
並列型乗算回路Info
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- JPS59119445A JPS59119445A JP22698482A JP22698482A JPS59119445A JP S59119445 A JPS59119445 A JP S59119445A JP 22698482 A JP22698482 A JP 22698482A JP 22698482 A JP22698482 A JP 22698482A JP S59119445 A JPS59119445 A JP S59119445A
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- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はデジタル乗算回路に係り、特に高速演算の際必
要とされる並列型乗算回路に関する。
要とされる並列型乗算回路に関する。
デジタル信号処理において乗算回路はしばしば必要とさ
れ、特に高速乗算を行う場合は並列型乗算回路が多く用
いられる。しかるにこの回路は、多くの素子を必要とす
る欠点がある。例えば(ψXn)ピットの乗算には、は
ぼmn個の全加算器を必要とする。
れ、特に高速乗算を行う場合は並列型乗算回路が多く用
いられる。しかるにこの回路は、多くの素子を必要とす
る欠点がある。例えば(ψXn)ピットの乗算には、は
ぼmn個の全加算器を必要とする。
このため、乗算または被乗数として乗算器へ入力される
信号で変化範囲の太きいものを扱う場合は、回路の大幅
な増大を招くことになる。
信号で変化範囲の太きいものを扱う場合は、回路の大幅
な増大を招くことになる。
一方、しばしば扱われる信号として、有効桁数に比べ変
化範囲の太きいものがある。例えば変化範囲としては2
7〜23 の11ビツトであるのに、信号の有効桁数
が7ピツトで済むようなものである。具体的には、2〜
2 の範囲で入力された信号の大きさを、2〜2 の範
囲を7ピツト精度で変化させるような場合である。この
コントロールを乗算器だけで行う場合は7ビツト(@号
)×11ビット(コントロール)の乗算器が必要となり
、回路量が大きいばかりか有効桁数を越えた演算を行う
という効率の悪さにより、必要以上の演算時間を費して
しまう問題がある。
化範囲の太きいものがある。例えば変化範囲としては2
7〜23 の11ビツトであるのに、信号の有効桁数
が7ピツトで済むようなものである。具体的には、2〜
2 の範囲で入力された信号の大きさを、2〜2 の範
囲を7ピツト精度で変化させるような場合である。この
コントロールを乗算器だけで行う場合は7ビツト(@号
)×11ビット(コントロール)の乗算器が必要となり
、回路量が大きいばかりか有効桁数を越えた演算を行う
という効率の悪さにより、必要以上の演算時間を費して
しまう問題がある。
本発明はこの点に鑑みなされたもので、その目的は従来
の並列乗算器にわずかな回路を付加するだけで、乗算時
間はほぼそのitで対応できる入力信号の変化範囲を拡
げることのできるデジタル乗算回路を提供することであ
る。
の並列乗算器にわずかな回路を付加するだけで、乗算時
間はほぼそのitで対応できる入力信号の変化範囲を拡
げることのできるデジタル乗算回路を提供することであ
る。
本発明は、乗算器の少くとも1つの入力部に桁移動回路
を設け、ここに入力される信号の大きさを検出し、これ
に基いて桁移動を行った後乗算器に入力し、−力出力側
では、入力側で行われた桁移動を打消すように乗算器出
力信号を桁移動するものである。なお、入力部での桁移
動は、乗算器入力の定められた範囲に入力信号が収まる
ように入力信号の大きさを変化させるものであろう〔発
明の効果〕 本発明によれば、乗算器の入出力部に桁移動回路を設け
ることにより、実効的に乗算可能な信号の変化範囲を拡
げることができる。その効果は次の3点である。
を設け、ここに入力される信号の大きさを検出し、これ
に基いて桁移動を行った後乗算器に入力し、−力出力側
では、入力側で行われた桁移動を打消すように乗算器出
力信号を桁移動するものである。なお、入力部での桁移
動は、乗算器入力の定められた範囲に入力信号が収まる
ように入力信号の大きさを変化させるものであろう〔発
明の効果〕 本発明によれば、乗算器の入出力部に桁移動回路を設け
ることにより、実効的に乗算可能な信号の変化範囲を拡
げることができる。その効果は次の3点である。
第1は、乗算器そのものを波長し乗算範囲を拡げること
に比べ、大幅な回路の節減ができること。
に比べ、大幅な回路の節減ができること。
第2は、同じく乗算器そのものを波長し乗算範囲を拡げ
ることに比べ演算時間が相当短縮されること。
ることに比べ演算時間が相当短縮されること。
第3は汎用乗算器に上述の桁移動回路を付加することに
より乗算範囲を任意に波長できることである。
より乗算範囲を任意に波長できることである。
なお、回路規模、演算時間については次節において実施
例を説明しながら言及する。
例を説明しながら言及する。
第1図は本発明の一実施例の概略構成を示す図である。
第1図において入力信号101及び103のビット数は
乗算6100の入力ビット数より多いものとする。
乗算6100の入力ビット数より多いものとする。
人力信号101は桁下げ回路102に入力されその値の
大きさが予め定められた乗算器1ooの入力範囲を越え
る場合は、これに収まるまで桁下げがなされ、新に入力
信号105として乗算器100に入力される。この時、
いくつ桁下げが行われたかを示す桁下げ信号107が出
力される。
大きさが予め定められた乗算器1ooの入力範囲を越え
る場合は、これに収まるまで桁下げがなされ、新に入力
信号105として乗算器100に入力される。この時、
いくつ桁下げが行われたかを示す桁下げ信号107が出
力される。
入力信号103も同様に桁下げ回路104に入力され、
新な入力信号106と桁下げ信号108が出力される。
新な入力信号106と桁下げ信号108が出力される。
乗算器100では入力信号105と106が乗算され、
積109が出力される。、桁下げ1言号107と108
は桁上げ信号発生回路110へ入力される。ここでは柘
下げ信号107と10871c−加′nすることにより
、桁下げ回路102と103で行われた合計の桁下げの
数が演算され、桁上げ1g号112と1−で出力される
。積109と桁上げ1δ号112は桁上げ回路111へ
入力され、桁上げ18号112で示される数だけ積10
9を桁上げし、新に積113として出力される。
積109が出力される。、桁下げ1言号107と108
は桁上げ信号発生回路110へ入力される。ここでは柘
下げ信号107と10871c−加′nすることにより
、桁下げ回路102と103で行われた合計の桁下げの
数が演算され、桁上げ1g号112と1−で出力される
。積109と桁上げ1δ号112は桁上げ回路111へ
入力され、桁上げ18号112で示される数だけ積10
9を桁上げし、新に積113として出力される。
以上が本発明の全体の概要説明である。なお、一方だけ
の入力1言号、たとえば入力信号101だけに桁下げの
操作を施す場合は、桁下げ回路104及び桁上げ1d号
発生回路110は不要となる。
の入力1言号、たとえば入力信号101だけに桁下げの
操作を施す場合は、桁下げ回路104及び桁上げ1d号
発生回路110は不要となる。
以下、各回路の具体的な構成例を説明する。まず、ここ
で説明する実施例における各信号のビット数及び範囲は
次表で示すものとする。
で説明する実施例における各信号のビット数及び範囲は
次表で示すものとする。
従って、これは入力5×5ビツト、出力10ピツトの乗
算器100を用いて入力変化範囲7×7、ビット、出力
変化範囲14ビツトの乗算を行う例である。もちろん各
信号の有効桁数は乗算器100の性能で一義的に決まる
ものである。
算器100を用いて入力変化範囲7×7、ビット、出力
変化範囲14ビツトの乗算を行う例である。もちろん各
信号の有効桁数は乗算器100の性能で一義的に決まる
ものである。
第2図は桁下げ回路102の具体的構成例を示す図であ
る。・なお、桁下げ回路103もこれとまったく同じ構
成であろう第2図において、桁下げ回路102は、桁移
動回路201と桁下げ信号発生回路202で構成され、
これらにより入力信号1.01(2’〜25)の大きさ
を検出して乗算器1000入力範囲である2 〜2 に
入るよう桁下げを行う。具体的には入力信号101のう
ち21,2゜の桁を桁下げ信号発生回路202に入力し
、次表に示す論理演算により桁下げ信号107(203
゜204.205)を作る。
る。・なお、桁下げ回路103もこれとまったく同じ構
成であろう第2図において、桁下げ回路102は、桁移
動回路201と桁下げ信号発生回路202で構成され、
これらにより入力信号1.01(2’〜25)の大きさ
を検出して乗算器1000入力範囲である2 〜2 に
入るよう桁下げを行う。具体的には入力信号101のう
ち21,2゜の桁を桁下げ信号発生回路202に入力し
、次表に示す論理演算により桁下げ信号107(203
゜204.205)を作る。
桁下げ信号107は外jl(へ出力されると共に、桁移
動回路201へ入力される。イイj移動回路201は、
3to1のデータセレクタ5個で構成される。
動回路201へ入力される。イイj移動回路201は、
3to1のデータセレクタ5個で構成される。
これらには、入力16号101がそれぞれOビット、1
ピント、2ビツトシフト(桁下げ)した形で入力され、
1イi下げ信号203が1の時は2ビットノット信号が
、信号204が1の時は1ビツトシフトした信号が、信
号205が1の時は0ピツI・シフトした信号がそれぞ
れ選択され、乗算器入力信号105(2”〜2″)とし
て出力される。この動作により、入力信号101の大き
さくA′)がに≧21の時は2桁、2’)A’≧2°の
時は1桁、A′〈2°の時はO柘、それぞれ桁下げさ7
L、2−1〜2−5の範囲に収められた18号105が
出力される。
ピント、2ビツトシフト(桁下げ)した形で入力され、
1イi下げ信号203が1の時は2ビットノット信号が
、信号204が1の時は1ビツトシフトした信号が、信
号205が1の時は0ピツI・シフトした信号がそれぞ
れ選択され、乗算器入力信号105(2”〜2″)とし
て出力される。この動作により、入力信号101の大き
さくA′)がに≧21の時は2桁、2’)A’≧2°の
時は1桁、A′〈2°の時はO柘、それぞれ桁下げさ7
L、2−1〜2−5の範囲に収められた18号105が
出力される。
第1図に訃いて乗算器入力信号105,106は乗算器
100で乗算され、積t’s号109(2〜2)が出力
される。乗算器100は通常の並列型乗算器である。一
方桁下げ信号107,108は桁上げ信号発生回路11
0へ入力される。第3図は桁上げ18号発生回路110
の(tY成列を示す図である。
100で乗算され、積t’s号109(2〜2)が出力
される。乗算器100は通常の並列型乗算器である。一
方桁下げ信号107,108は桁上げ信号発生回路11
0へ入力される。第3図は桁上げ18号発生回路110
の(tY成列を示す図である。
外お、桁下げ信号301,302,303 は、柘下
げ1言号107におけるf前号203,204,205
に対応するものであり、それぞれは入力信号103が2
桁、1桁、0桁だけ桁下げされたことを意味する。桁上
げ信号発生回路110の機能は、桁下げ信号107,1
08の内容を加算し、桁下げ回路102.104で行わ
れた合計の桁下げ数を演算しこれを桁上げ信号112と
して出力することである。
げ1言号107におけるf前号203,204,205
に対応するものであり、それぞれは入力信号103が2
桁、1桁、0桁だけ桁下げされたことを意味する。桁上
げ信号発生回路110の機能は、桁下げ信号107,1
08の内容を加算し、桁下げ回路102.104で行わ
れた合計の桁下げ数を演算しこれを桁上げ信号112と
して出力することである。
第3図で示すゲート構成は、桁下げ回路102゜104
で行われた合計の桁下げ数がそれぞれ4゜3.2,1.
0に対応して、桁上げ信号112を構成する信号304
,305,306,307,308がそれぞれ111に
なるものである。
で行われた合計の桁下げ数がそれぞれ4゜3.2,1.
0に対応して、桁上げ信号112を構成する信号304
,305,306,307,308がそれぞれ111に
なるものである。
第1図において、積信号109(2〜2 )と桁上げ信
号112は桁上げ回路11.1へ入力されろう 第4図は桁上げ回路111の構成を示す図である。悄上
げ回路111は5to1のデータセレクタ0114個で
構成される。第5図はデータセレクタ401の内部構成
を示す図である。これら5個(D入力IM号402(D
O〜IJ4)’a=5個の選択f、ff11403(8
0−84)で選択し、出力信号404 (Y)を得る簡
単な回路である。第4°図において、人力された積信号
109(2〜2 )は、14個のデータセレクタ401
のデータ入力4子1) O〜I) 4 Kそれぞれ0ビ
ツト、lビット〜4ビットシフト(桁上げ)した形で入
力される。ここではIOピットの積信号109を14ピ
ツトの出力信号113に有効桁数はそのままで変換する
ため、空いた桁にはIolを入力しておく。一方データ
セレクタ401の選択端子SO〜S4には桁上げ信号1
12の信号304〜308が入力される。この回路構成
により、桁上げ信号112′の示す数だけ積信号1 t
) 9 (2’〜2−10)が桁上げされ、出力信号1
13(2〜2 )に変換されるっ以上が各回路の具体的
な構成例の説明である。
号112は桁上げ回路11.1へ入力されろう 第4図は桁上げ回路111の構成を示す図である。悄上
げ回路111は5to1のデータセレクタ0114個で
構成される。第5図はデータセレクタ401の内部構成
を示す図である。これら5個(D入力IM号402(D
O〜IJ4)’a=5個の選択f、ff11403(8
0−84)で選択し、出力信号404 (Y)を得る簡
単な回路である。第4°図において、人力された積信号
109(2〜2 )は、14個のデータセレクタ401
のデータ入力4子1) O〜I) 4 Kそれぞれ0ビ
ツト、lビット〜4ビットシフト(桁上げ)した形で入
力される。ここではIOピットの積信号109を14ピ
ツトの出力信号113に有効桁数はそのままで変換する
ため、空いた桁にはIolを入力しておく。一方データ
セレクタ401の選択端子SO〜S4には桁上げ信号1
12の信号304〜308が入力される。この回路構成
により、桁上げ信号112′の示す数だけ積信号1 t
) 9 (2’〜2−10)が桁上げされ、出力信号1
13(2〜2 )に変換されるっ以上が各回路の具体的
な構成例の説明である。
次に回路規模について述べる。本実施例において、5×
5ビツト乗′算器100に付加された回路(侑下げ回路
101,103、桁上げ信号発生回路110、桁上げ回
路111)の合計のゲート数は約150である。一方5
×5ビットの並列乗算器は300〜400ゲ一ト7×7
ビツト並列乗算器は約700ゲート程度が心安である。
5ビツト乗′算器100に付加された回路(侑下げ回路
101,103、桁上げ信号発生回路110、桁上げ回
路111)の合計のゲート数は約150である。一方5
×5ビットの並列乗算器は300〜400ゲ一ト7×7
ビツト並列乗算器は約700ゲート程度が心安である。
従って5×5から7×7ビツトへ乗算器そのものを拡張
する方法に比べ大幅に回路が節減できる。特に、必要有
効桁数が一定で、変化範囲が大きい1言号の乗算には非
常に有効な回路である。なか、回路の節減量は扱う信号
のビット数が多いほど犬きくなる。このように本発明に
よれば、乗算器を用いる種々のデジタル回路のIC化に
おいても、回路節減によりコストダウンを行うことがで
きる。
する方法に比べ大幅に回路が節減できる。特に、必要有
効桁数が一定で、変化範囲が大きい1言号の乗算には非
常に有効な回路である。なか、回路の節減量は扱う信号
のビット数が多いほど犬きくなる。このように本発明に
よれば、乗算器を用いる種々のデジタル回路のIC化に
おいても、回路節減によりコストダウンを行うことがで
きる。
また演算時間については、11j下げ回路102では第
2図に示すように最大で4ゲ一ト分の遅延があり、桁上
げ回路111では、第4図、第5図に示すとうり2ゲ一
ト分の遅娘があるため、演算時間として5×5ビツト来
算器lOOでの乗算時間の他に必要となる時間は、最大
で6ゲ一ト分である。これは今加1;ニ器1段分の遅延
量に相当するっ一方、5×5から7×7ビツトに乗n器
100を拡張した場合は、部分積加算にリプルチャリー
加算を用いた時は全加算器6段分の演算時間の増大を招
く。このように必要有効桁敬を越えた乗算を行うことに
より増加する演算時間はかなり大きくなり、上記実施例
においては、全加算器5段分もの差を生ずる。この差は
扱うピント数が多くなるほど増大する。、従って本発明
によれば、実効的な乗算時間の短縮がなされ、性能面で
の向上も実現される。
2図に示すように最大で4ゲ一ト分の遅延があり、桁上
げ回路111では、第4図、第5図に示すとうり2ゲ一
ト分の遅娘があるため、演算時間として5×5ビツト来
算器lOOでの乗算時間の他に必要となる時間は、最大
で6ゲ一ト分である。これは今加1;ニ器1段分の遅延
量に相当するっ一方、5×5から7×7ビツトに乗n器
100を拡張した場合は、部分積加算にリプルチャリー
加算を用いた時は全加算器6段分の演算時間の増大を招
く。このように必要有効桁敬を越えた乗算を行うことに
より増加する演算時間はかなり大きくなり、上記実施例
においては、全加算器5段分もの差を生ずる。この差は
扱うピント数が多くなるほど増大する。、従って本発明
によれば、実効的な乗算時間の短縮がなされ、性能面で
の向上も実現される。
次に、本発明の並列型乗算回路を色信号の利得制御を行
うA CC(Autornatic CoLor Co
ntrol )回路に適用した実施例について詳述する
。
うA CC(Autornatic CoLor Co
ntrol )回路に適用した実施例について詳述する
。
従来、テレビジョン受像機での信号処理は全てアナログ
信号処理により行われているが、特にビデオ段以降の信
号処理については、以下のような改善すべき問題点があ
った。即ち、性能的にはアナログ信号処理の一般的な弱
点とされている時間軸上の処理性能に起因する問題であ
り、具体的にはクロスカラー・ドツト妨害として画面に
現れる輝度信号・色度信号分離性能や各種画質改善性能
及び同期性能等である。一方、コスト面、および製作上
の問題としては回路をIC化しても外付は部品、調整個
所が多いというここである。
信号処理により行われているが、特にビデオ段以降の信
号処理については、以下のような改善すべき問題点があ
った。即ち、性能的にはアナログ信号処理の一般的な弱
点とされている時間軸上の処理性能に起因する問題であ
り、具体的にはクロスカラー・ドツト妨害として画面に
現れる輝度信号・色度信号分離性能や各種画質改善性能
及び同期性能等である。一方、コスト面、および製作上
の問題としては回路をIC化しても外付は部品、調整個
所が多いというここである。
このような問題を解決するため、ビデオ段以降の原色信
号または色差信号復調に到る信号処理を全デジタル化す
ることが検討されている。
号または色差信号復調に到る信号処理を全デジタル化す
ることが検討されている。
ところで、テレビジョン受像機においてハ、送信局から
受像機に到る伝送路の特性に伴う色信号の振幅変化に対
して、常に色信号中のカラーバーストが一定振幅となる
よう色信号の利得制御を行うACC回路が必要とされる
。ACCの制御の手順は通常、次のとうりである。
受像機に到る伝送路の特性に伴う色信号の振幅変化に対
して、常に色信号中のカラーバーストが一定振幅となる
よう色信号の利得制御を行うACC回路が必要とされる
。ACCの制御の手順は通常、次のとうりである。
まず、入力された色1言号と、この信号の利得制御を行
うための信号(AC’C信号と呼ぶ)との乗算を行う。
うための信号(AC’C信号と呼ぶ)との乗算を行う。
次に、利得制御された色信号中のカラーバーストの振幅
を検出し、この大きさと、別に定められている目標値と
の差である誤差1百号を演算する。最後に、誤差1g号
を適当な低域通過型フィルタに通し、この出力を先のA
CC信号として再び色信号との間で乗算を行う。以上
の動作のく、り一返しにより、カラーバーストの振幅が
目標値に県中するよう色1直号の利得が制御される。こ
の制御手順は、デジタルテレビジョン受像機においても
同様である。
を検出し、この大きさと、別に定められている目標値と
の差である誤差1百号を演算する。最後に、誤差1g号
を適当な低域通過型フィルタに通し、この出力を先のA
CC信号として再び色信号との間で乗算を行う。以上
の動作のく、り一返しにより、カラーバーストの振幅が
目標値に県中するよう色1直号の利得が制御される。こ
の制御手順は、デジタルテレビジョン受像機においても
同様である。
しかるに、この動作をデジタル回路で実現するとき、乗
算器の回路規模が犬きくなり、ACC回路全体のうち、
かなりの部分が乗算器で占められることになる。これは
次の理由による。
算器の回路規模が犬きくなり、ACC回路全体のうち、
かなりの部分が乗算器で占められることになる。これは
次の理由による。
第1は、デジタルテレビジョン受像機においては、ビデ
オ信号e A/D !換する時、サンプル周波数fsを
fs=4fsc (fscはカラーサブキャリア周波数
。N T S C信号ではfsc=3.58MHz 、
、7’5=14.3fviHz ) VC設定する場
合が多く、従って乗算器へ入る色信号もfSのビットレ
ートを有しているため、並列乗算器による高速の乗算が
必要とされること。
オ信号e A/D !換する時、サンプル周波数fsを
fs=4fsc (fscはカラーサブキャリア周波数
。N T S C信号ではfsc=3.58MHz 、
、7’5=14.3fviHz ) VC設定する場
合が多く、従って乗算器へ入る色信号もfSのビットレ
ートを有しているため、並列乗算器による高速の乗算が
必要とされること。
第2は、ACCの利得可変範囲及び精度を充分にとるた
めには、並列乗算器に入力するACC信号の語長が相当
長くなり、乗算器の回路規模がさらに増大することであ
る。例えば、入力される色信号が2の補数で表わされ、
変化範囲が+2〜−2の間の8ビツトの(最小量子化ス
テップは2 =1/128 )の信号で、ACC信
号が16〜Oの間の11ビツト(色信号と同じ最小量子
化ステップを有する)の信号の時、乗算器としては、8
×11ビツトの並列乗算器が必要となる。これは、11
00〜1300のゲートを必要とするうなおACC回路
の他の部分である、バースN辰幅検出回路、誤差演算回
路、低域通過型フィルタは数100ゲートで構成が可能
である。
めには、並列乗算器に入力するACC信号の語長が相当
長くなり、乗算器の回路規模がさらに増大することであ
る。例えば、入力される色信号が2の補数で表わされ、
変化範囲が+2〜−2の間の8ビツトの(最小量子化ス
テップは2 =1/128 )の信号で、ACC信
号が16〜Oの間の11ビツト(色信号と同じ最小量子
化ステップを有する)の信号の時、乗算器としては、8
×11ビツトの並列乗算器が必要となる。これは、11
00〜1300のゲートを必要とするうなおACC回路
の他の部分である、バースN辰幅検出回路、誤差演算回
路、低域通過型フィルタは数100ゲートで構成が可能
である。
このように、ACC回路における乗算器の占める割合は
かなり高く、これを節減することが、デジタルACC回
路を実現する重要なポイントとなる。一方、ACC信号
について見ると、上述したように可変範囲を16〜0と
すれば、この間での全体のビット数はACCの精度も考
慮して11ビツトは必要であるが、あるACC信号の値
に利する必要有効ビット数は7ビツトで充分である。し
かるに、これを11ビツト人カの乗tT器を用いて1、
演算することは必要有効桁数以上の計算を行うこつとに
なり、回路の増大のみならず乗′)1時間の大幅な増大
も招くことになる。
かなり高く、これを節減することが、デジタルACC回
路を実現する重要なポイントとなる。一方、ACC信号
について見ると、上述したように可変範囲を16〜0と
すれば、この間での全体のビット数はACCの精度も考
慮して11ビツトは必要であるが、あるACC信号の値
に利する必要有効ビット数は7ビツトで充分である。し
かるに、これを11ビツト人カの乗tT器を用いて1、
演算することは必要有効桁数以上の計算を行うこつとに
なり、回路の増大のみならず乗′)1時間の大幅な増大
も招くことになる。
上記の問題は、本発明の並列型乗算回路を月4いること
で解決される。以下、ACC回路に本発明の並列型乗算
回路を適用した実施例を図面を用いて説明する。
で解決される。以下、ACC回路に本発明の並列型乗算
回路を適用した実施例を図面を用いて説明する。
第6図はデジタルテレビジョン受像機の概要ヲ示す図で
ある。
ある。
アンテナ601で受1言したテレビジョンf言号1d。
チューナ602、IF段603、検波段604を経てベ
ースバンドのビデオ信号623に変換される。ビデオ信
号623は、同期回路606へ供給され、ここで同期、
再生が行われ、水平及び垂1−fW eドライブパルス
617,618が出方され偏向回路へ供給される。また
、ビデオ信号623は、〜巾変換回路605へ入力され
、ここでサンプリングと数子化が行われ、デジタルビデ
オ信号624が出力される。サンプリンダ周波数fsは
fs=4fsc1サンプリング位相はカラーバーストの
士■軸、±Q軸に同期したものである。サンプリングの
タイ;ミングを与えるテンプリングパルス615L/i
クロック′Jh生回路627で作られ、〜巾変換回路6
05デジタル1言号処理回路622及び同期回路606
介共、袷され、回路動作の基準として1吏ゎれる。また
、クロック発生回路627がらは、サンプリンクハルス
ノうち、+I軸及び+Q軸のものカ、色検波回路611
へ色の倹彼軸を与える検波パ/L/7゜616として供
給される。
ースバンドのビデオ信号623に変換される。ビデオ信
号623は、同期回路606へ供給され、ここで同期、
再生が行われ、水平及び垂1−fW eドライブパルス
617,618が出方され偏向回路へ供給される。また
、ビデオ信号623は、〜巾変換回路605へ入力され
、ここでサンプリングと数子化が行われ、デジタルビデ
オ信号624が出力される。サンプリンダ周波数fsは
fs=4fsc1サンプリング位相はカラーバーストの
士■軸、±Q軸に同期したものである。サンプリングの
タイ;ミングを与えるテンプリングパルス615L/i
クロック′Jh生回路627で作られ、〜巾変換回路6
05デジタル1言号処理回路622及び同期回路606
介共、袷され、回路動作の基準として1吏ゎれる。また
、クロック発生回路627がらは、サンプリンクハルス
ノうち、+I軸及び+Q軸のものカ、色検波回路611
へ色の倹彼軸を与える検波パ/L/7゜616として供
給される。
デジタルビデオ信号624はYC分離回路607へ入力
され、デジタルフィルタにより輝度信号608と色信号
609に分離される。色度信号609はACC回路61
0へ人力され、利得調節された後、色検波回路611へ
供給される。なおACC回路610へは同期回路606
より、カラー バー ス) の位置を示tパーストゲー
トパルス625が入力される。これは、ACC回路61
0において、カラーバーストの大きさを検出するための
、カラーバースト積分のタイミングに与えるものである
。
され、デジタルフィルタにより輝度信号608と色信号
609に分離される。色度信号609はACC回路61
0へ人力され、利得調節された後、色検波回路611へ
供給される。なおACC回路610へは同期回路606
より、カラー バー ス) の位置を示tパーストゲー
トパルス625が入力される。これは、ACC回路61
0において、カラーバーストの大きさを検出するための
、カラーバースト積分のタイミングに与えるものである
。
色検波回路611では、ACC制御を励された色信号6
26の中から、■及びQIlIl11位相の信号を検波
パルス616により選択的に取り出すことにより、それ
ぞれI及びQ fi号613,614を得1て°いる。
26の中から、■及びQIlIl11位相の信号を検波
パルス616により選択的に取り出すことにより、それ
ぞれI及びQ fi号613,614を得1て°いる。
輝度信号608、■及びQ信号613゜、、−、’61
4はマトリックス回路612へ入力され、所定のマトリ
ックス演算によりFL G B j@号61’9に変換
されろ。これはD/A変換器620によりアナログ几G
B信号621に変換され、出力回路を介してCRTを動
作させる。以上がデジタルテレビジョン受像機の概要で
ある。次にACC回路610を詳純に説明する。
4はマトリックス回路612へ入力され、所定のマトリ
ックス演算によりFL G B j@号61’9に変換
されろ。これはD/A変換器620によりアナログ几G
B信号621に変換され、出力回路を介してCRTを動
作させる。以上がデジタルテレビジョン受像機の概要で
ある。次にACC回路610を詳純に説明する。
第2図はACC回路610の1実施例を示す図である。
ACC回路610は、乗算器701、桁移動回路702
,704、演算回路703から構成される。色信号60
9は乗算器701によりACC1i号705と乗ぜられ
利得制御が行われる。色信号706は桁移動回路702
で桁移動信号708に基いた桁移動(2のべき乗の利得
調節)が行われ色1e号626が出力される。色信号6
26は色検波回路611へ出力されると同時に演算回路
703へも供給される。演算回路703では、色情−号
626中のカラーバーストの大きさを検出し次にこれと
すi冗:の目標値との差(誤差信号)を演4′Iし 最
後vc A CCの時定数を決める低域通過型フィルタ
(L l) F )へ誤差信号を通しACC信号707
を出力している。桁移動回路704では、A CCjp
3号707のうちの必要有効桁だけを桁移動により取り
出し、新たにACC信号705として乗′Q器701へ
出力している。
,704、演算回路703から構成される。色信号60
9は乗算器701によりACC1i号705と乗ぜられ
利得制御が行われる。色信号706は桁移動回路702
で桁移動信号708に基いた桁移動(2のべき乗の利得
調節)が行われ色1e号626が出力される。色信号6
26は色検波回路611へ出力されると同時に演算回路
703へも供給される。演算回路703では、色情−号
626中のカラーバーストの大きさを検出し次にこれと
すi冗:の目標値との差(誤差信号)を演4′Iし 最
後vc A CCの時定数を決める低域通過型フィルタ
(L l) F )へ誤差信号を通しACC信号707
を出力している。桁移動回路704では、A CCjp
3号707のうちの必要有効桁だけを桁移動により取り
出し、新たにACC信号705として乗′Q器701へ
出力している。
一方、ここで行われた桁移動情報は階移動信号708と
して桁移動回路702へ与えられ、桁移動回路704で
の桁移動を打ち消すだけの桁移動が行われる。従って色
信号626は、色信号609に対してACC信号707
の大きさだけ利得ががけられたものとなる。
して桁移動回路702へ与えられ、桁移動回路704で
の桁移動を打ち消すだけの桁移動が行われる。従って色
信号626は、色信号609に対してACC信号707
の大きさだけ利得ががけられたものとなる。
以上の制御手順によれば、演算回路703でのLPFの
特性を適当に選ぶことにより、色信号626のカラーバ
ーストの大きさが目標値に集束する制御を行うことがで
きる。ここで以下の説明を判り易くするために、第7図
中の各信号の桁範囲及びビット数をまとめて次に記す。
特性を適当に選ぶことにより、色信号626のカラーバ
ーストの大きさが目標値に集束する制御を行うことがで
きる。ここで以下の説明を判り易くするために、第7図
中の各信号の桁範囲及びビット数をまとめて次に記す。
この表に示すように、ACC信号707は可変範囲が1
6〜0で、これが入力色信号609に対する利得制御範
囲である。乗算器701に入力するACC信−号705
は、Ace信号707(11ビツト)のうち必要有効桁
7ビツトが1−0’の範囲に収められたものである。従
って乗算器701は、A CCli号707をそのま壕
入力すれば8×11ビツトのもの全必要とするところが
、8×7ピツトで済むことになる。また、桁Stυノ回
路704で行われるACC信号7()7の桁移動は、A
CC信号707の大きさにより次のとうり行われる。
6〜0で、これが入力色信号609に対する利得制御範
囲である。乗算器701に入力するACC信−号705
は、Ace信号707(11ビツト)のうち必要有効桁
7ビツトが1−0’の範囲に収められたものである。従
って乗算器701は、A CCli号707をそのま壕
入力すれば8×11ビツトのもの全必要とするところが
、8×7ピツトで済むことになる。また、桁Stυノ回
路704で行われるACC信号7()7の桁移動は、A
CC信号707の大きさにより次のとうり行われる。
表−1
これにより、ACC信号705は1〜0の範囲に入る。
また桁移動回路702では、これとは逆の桁移動が行わ
れる。次に、第7図で示す各回路のさらに詳細な説明を
行う。
れる。次に、第7図で示す各回路のさらに詳細な説明を
行う。
第8図は、演算回路703の構成を示す図である。演算
回路703は、カラーバースト積分回路801、誤差演
算回路802、LPF803で構成される。カラーバー
スト積分回路801の動作は次のとうりである。
回路703は、カラーバースト積分回路801、誤差演
算回路802、LPF803で構成される。カラーバー
スト積分回路801の動作は次のとうりである。
パーストゲートパルス625の期間だけゲート804で
カラ、−バーストを取り込み、絶対1111回路805
により負の信号は正に変換される。次に加算器806と
ラッチ807で構成さ!しる。潰分器により、カラーバ
ーストが積分される。ラッテ807はす7プルパルス6
15でラッチ動作を行い、パーストゲートパルス625
0期間外では出力がクリアーされる。ランチ808はパ
ーストゲートパルス625の立下りで入力1δ号をラッ
チする。これらの回路動作により、ランチ808の出力
にはパーストゲートパルス616期間の絶対値積分の結
果を得ることができる。
カラ、−バーストを取り込み、絶対1111回路805
により負の信号は正に変換される。次に加算器806と
ラッチ807で構成さ!しる。潰分器により、カラーバ
ーストが積分される。ラッテ807はす7プルパルス6
15でラッチ動作を行い、パーストゲートパルス625
0期間外では出力がクリアーされる。ランチ808はパ
ーストゲートパルス625の立下りで入力1δ号をラッ
チする。これらの回路動作により、ランチ808の出力
にはパーストゲートパルス616期間の絶対値積分の結
果を得ることができる。
誤差演算回路802では、積分値809を目標値811
から減算することにより誤差1言号812を作っている
。LPF803は、入力された誤差信号812を0桁桁
下げして2のべき乗の割算を行つゾこ後、加17゛器8
14とラッチ815で構成される積分器により積分を行
う。なお割′σ器813は実際は配線操作だけで済む。
から減算することにより誤差1言号812を作っている
。LPF803は、入力された誤差信号812を0桁桁
下げして2のべき乗の割算を行つゾこ後、加17゛器8
14とラッチ815で構成される積分器により積分を行
う。なお割′σ器813は実際は配線操作だけで済む。
捷だ、ACC時定数は、2.” −Tit (’、I’
H: 1 水平周JiJ] ) ニ比’13’!Iスル
。ラッチ815id、パーストゲートパルス616でラ
ッチ動作を行い、ACC信号707全出力する。以上の
動作により、演算回路703では、入力された色1ii
−号626のカラーバーストの振幅に応じてこれを目C
頁1直811 K近ずけるようなノ\CC(信号7 (
17”が作られる。才だ前述し7hようIc A CC
信号707は23〜2−7の(ri範囲で出力されj行
移動回路704に入る。
H: 1 水平周JiJ] ) ニ比’13’!Iスル
。ラッチ815id、パーストゲートパルス616でラ
ッチ動作を行い、ACC信号707全出力する。以上の
動作により、演算回路703では、入力された色1ii
−号626のカラーバーストの振幅に応じてこれを目C
頁1直811 K近ずけるようなノ\CC(信号7 (
17”が作られる。才だ前述し7hようIc A CC
信号707は23〜2−7の(ri範囲で出力されj行
移動回路704に入る。
8F!9図は、イ′n移動回路704の構成を示す図で
ある。桁移動回路704は、7個のデータセレクタ90
1と大きさ検出回路902とで構成される。
ある。桁移動回路704は、7個のデータセレクタ90
1と大きさ検出回路902とで構成される。
データセレクタの構成を第1O図に示す。I) 0〜D
4の5つの入力信号のうちの1つがSO〜S4の選択信
号によりY端子へ出力されるものである。
4の5つの入力信号のうちの1つがSO〜S4の選択信
号によりY端子へ出力されるものである。
第9図において、入力されたACC信号707は1ビツ
トずつシフトした形で7つのデータセレクタ901へ入
力される。一方、A CC(′g号707のうち23〜
20の桁の信号は大きさ検出回路902へ入力され、A
CC信号707が表1で示した大きさ区分のどこに入る
かが検出される。
トずつシフトした形で7つのデータセレクタ901へ入
力される。一方、A CC(′g号707のうち23〜
20の桁の信号は大きさ検出回路902へ入力され、A
CC信号707が表1で示した大きさ区分のどこに入る
かが検出される。
第11図は大きさ検出回路902の具体的な構成である
。図中a3〜aQ端子には、それぞれA CCf:4号
707の23〜2°の桁の信号が入力される。)ヅr定
のゲート構成により、A CCI4号707の大きさA
が、16〉A≧8.8)A≧4.4)A≧2゜2>A≧
1.1)Aの時に応じて、端子Q4 、 Q3゜Q2.
Ql、QOがそれぞれ11′のレベルになる。
。図中a3〜aQ端子には、それぞれA CCf:4号
707の23〜2°の桁の信号が入力される。)ヅr定
のゲート構成により、A CCI4号707の大きさA
が、16〉A≧8.8)A≧4.4)A≧2゜2>A≧
1.1)Aの時に応じて、端子Q4 、 Q3゜Q2.
Ql、QOがそれぞれ11′のレベルになる。
Q4〜QOは桁移動信号708として7つのデータセレ
クタ901の選択端子84〜SOへ入力される。データ
セレクタ901では、84 、 s3. 。
クタ901の選択端子84〜SOへ入力される。データ
セレクタ901では、84 、 s3. 。
82.81.Soが111になることによりY端子には
、AC’C信号707がそれぞれ4むテ、3 P(i、
2桁、1桁、0桁だけ桁下げされた信号(A CCI言
号705)が出力される。
、AC’C信号707がそれぞれ4むテ、3 P(i、
2桁、1桁、0桁だけ桁下げされた信号(A CCI言
号705)が出力される。
以上の動作により、ACC信号707の大きさに応じて
表1で示す桁下げが行われ、7ビツトの有効桁数で1〜
0の範囲のACC信号705が出力されるっなお桁移動
信号708は桁移動回路707へ出力される。
表1で示す桁下げが行われ、7ビツトの有効桁数で1〜
0の範囲のACC信号705が出力されるっなお桁移動
信号708は桁移動回路707へ出力される。
第12図は桁移動回路702の構成を示す図である。桁
移動回路702は、7つのデータセレクタ901で(・
4成される。
移動回路702は、7つのデータセレクタ901で(・
4成される。
第12図において乗算器701から出力された色信号7
06は1ピツトずつシフトした形でデータセレクタ90
1に入力される。一方、桁移動信号708はデータセレ
クタ901の選択端子84〜SOに入力サレ、84,8
3,82,81.So が“1″になることによりY端
子へは色信号706がそれぞれ04’f1.1桁、2桁
、3桁、4桁だけ桁上げした鮪号(色信号626)が出
力される。これは桁移動回路704で行われた桁移動を
打消すものである。以上が本発明の乗算回路が適用され
たACC回路の動作説明である。
06は1ピツトずつシフトした形でデータセレクタ90
1に入力される。一方、桁移動信号708はデータセレ
クタ901の選択端子84〜SOに入力サレ、84,8
3,82,81.So が“1″になることによりY端
子へは色信号706がそれぞれ04’f1.1桁、2桁
、3桁、4桁だけ桁上げした鮪号(色信号626)が出
力される。これは桁移動回路704で行われた桁移動を
打消すものである。以上が本発明の乗算回路が適用され
たACC回路の動作説明である。
次に、本発明によるところの回路規模・乗算時間の節減
の効果を上述の実施例において説明する。
の効果を上述の実施例において説明する。
上述したように、上記実柿例では11ビツトのA CC
16号707を直接色信号609と東′(1するかわり
に、桁移動回路702,704を付加することにより、
7ビントのACC信号705 tζ変候し乗算を行って
いる。従って乗算器は8×11ビツトのものに対して8
×7ビツトのもので済んでいる。これをACC回路61
0全体での回路笥減aFで見ると約25チとなる。
16号707を直接色信号609と東′(1するかわり
に、桁移動回路702,704を付加することにより、
7ビントのACC信号705 tζ変候し乗算を行って
いる。従って乗算器は8×11ビツトのものに対して8
×7ビツトのもので済んでいる。これをACC回路61
0全体での回路笥減aFで見ると約25チとなる。
また演算時間についてfd、桁移動回路702゜704
での合計の遅延時間は6ゲートであり、全加算器1段分
の遅延量に相当するのみである。しかるに、8X11ビ
ツトと8×7ビソトの乗カニでは、部分積加算にリップ
ルキャリー加算を用いた時、演算時間の差は全加算器8
段分にも達する。
での合計の遅延時間は6ゲートであり、全加算器1段分
の遅延量に相当するのみである。しかるに、8X11ビ
ツトと8×7ビソトの乗カニでは、部分積加算にリップ
ルキャリー加算を用いた時、演算時間の差は全加算器8
段分にも達する。
従って差し引き、全加算器7段分の演算時間が節減され
、乗算時間の節減率としては25%が実現できる。
、乗算時間の節減率としては25%が実現できる。
以上説明したように、必要有効桁数に比べ変化範囲の大
きいACC信号の乗算を行う時、乗算器の入力i6:)
囲を越えるものについては桁下げにより範囲内に収め、
この分を乗算器の出力信号を桁上げすることにより補正
する回路方式により、ACC性能を実用上損うことな(
A CCl路の回路規模及び景算時間の25襲程度の節
減が可能となる。
きいACC信号の乗算を行う時、乗算器の入力i6:)
囲を越えるものについては桁下げにより範囲内に収め、
この分を乗算器の出力信号を桁上げすることにより補正
する回路方式により、ACC性能を実用上損うことな(
A CCl路の回路規模及び景算時間の25襲程度の節
減が可能となる。
このことは、回路のIC化に際しての、コスト面性能面
での貢献が非常に大きなものとなる。
での貢献が非常に大きなものとなる。
第1図は本発明の並列型乗算回路の全体構成を示す図、
第2図は桁下げ回路の構成図、第3図は桁上げ信号発生
回路の構成図、第4図は桁上げ回路の構成図、第5図は
データセレクタの構成図、第6図(dデジタルテレビジ
ョン全体構成図、第7図はACC回路の全体構成図、第
8図は演算回路の(R成図、第9図は柘下げ回路の構成
図、第1O図はデータセレクタの構成図、第11図は大
きさ検出回路の構成図、第12図は桁上げ回路の構成図
である。 100・・・・乗算器 102,103・・・桁下
げ回路111・・・・桁上げ回路 代理人 弁理士 則 近 憲 佑 (ほか1名)第1図 第2図 第3図 第10図 第11図
第2図は桁下げ回路の構成図、第3図は桁上げ信号発生
回路の構成図、第4図は桁上げ回路の構成図、第5図は
データセレクタの構成図、第6図(dデジタルテレビジ
ョン全体構成図、第7図はACC回路の全体構成図、第
8図は演算回路の(R成図、第9図は柘下げ回路の構成
図、第1O図はデータセレクタの構成図、第11図は大
きさ検出回路の構成図、第12図は桁上げ回路の構成図
である。 100・・・・乗算器 102,103・・・桁下
げ回路111・・・・桁上げ回路 代理人 弁理士 則 近 憲 佑 (ほか1名)第1図 第2図 第3図 第10図 第11図
Claims (1)
- それぞれ所定の桁数の複数のデジタル信号を入力として
乗算する並列型デジタル乗算器と、このデジタル乗算器
に入力されるデジタル信号のうち前記所定の桁数を越え
るデジタル信号に対してその超過桁数だけ桁下げして前
記デジタル乗算器に入力する桁下げ回路と、この桁下げ
回路により桁下げされた総超過桁数だけ前記デジタル乗
算器の出力を桁上げする桁上げ回路とを備えることを特
徴とする並列型乗算回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22698482A JPS59119445A (ja) | 1982-12-27 | 1982-12-27 | 並列型乗算回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22698482A JPS59119445A (ja) | 1982-12-27 | 1982-12-27 | 並列型乗算回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS59119445A true JPS59119445A (ja) | 1984-07-10 |
Family
ID=16853679
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP22698482A Pending JPS59119445A (ja) | 1982-12-27 | 1982-12-27 | 並列型乗算回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS59119445A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10059306B2 (en) | 2013-04-28 | 2018-08-28 | Byd Company Limited | Defroster and a vehicle having the same |
-
1982
- 1982-12-27 JP JP22698482A patent/JPS59119445A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10059306B2 (en) | 2013-04-28 | 2018-08-28 | Byd Company Limited | Defroster and a vehicle having the same |
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