JPS5911598A - 並行動作可能な記憶装置 - Google Patents
並行動作可能な記憶装置Info
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- JPS5911598A JPS5911598A JP57120811A JP12081182A JPS5911598A JP S5911598 A JPS5911598 A JP S5911598A JP 57120811 A JP57120811 A JP 57120811A JP 12081182 A JP12081182 A JP 12081182A JP S5911598 A JPS5911598 A JP S5911598A
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- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、コンピュータ等の情報処理装置に用いられ
、誤り訂正を行なう並行読出し書込み可能な記憶装置に
関する。
、誤り訂正を行なう並行読出し書込み可能な記憶装置に
関する。
・ 〈従来技術〉
従来この種の誤り訂正を行なうインターリーブ等並行読
出し書込み可能な記憶装置においては、これらの動作の
制御を行なう部分け、多数のtL積回路を用いて構成し
ており、特にそのデータ制御回路は並行動作−位である
各パンクに対して独立に複数の集積回路を用いて構成し
ていた。このようなデータ制御系を近年発展のいちじる
しい大規模集積回路で実現すると、その大規模集積回路
の入出力ピン数が増加する欠点があった。
出し書込み可能な記憶装置においては、これらの動作の
制御を行なう部分け、多数のtL積回路を用いて構成し
ており、特にそのデータ制御回路は並行動作−位である
各パンクに対して独立に複数の集積回路を用いて構成し
ていた。このようなデータ制御系を近年発展のいちじる
しい大規模集積回路で実現すると、その大規模集積回路
の入出力ピン数が増加する欠点があった。
〈発明の概要〉
この発明の目的は、入出力データ線を共用したパス構成
のインタフェースを1し、従って入出力ビン数が少ない
、しかも誤り訂正と並行読出し/全嘗込み7部分書込み
を効率よく行なう、大規模集積回路化に適した記憶装置
を提供することにある。
のインタフェースを1し、従って入出力ビン数が少ない
、しかも誤り訂正と並行読出し/全嘗込み7部分書込み
を効率よく行なう、大規模集積回路化に適した記憶装置
を提供することにある。
この発明の他の目的は、誤り訂正を行なう並行析出し書
込みサイクルを高速に動作させる大規模集積回路化を可
能とするデータ制御部を用いた記憶装置を提供すること
にある。
込みサイクルを高速に動作させる大規模集積回路化を可
能とするデータ制御部を用いた記憶装置を提供すること
にある。
この発明は、誤り訂正を行なう記憶装置において、個別
のデータ入力及びデータ出力を共用するアドレス及び読
出し書込み制御信号がパンクごとに与えられることの可
能な複数のパンクからなる記憶部と、インタフェース用
データ入出力線を共用し、前記記憶部のデータ入力及び
データ出力とそれぞれ個別に接続されているデータ制御
信号の与えられる誤り訂正符号発生兼誤り訂正用回路と
、スタート信号、アドレス及び読出し/書込み制御信号
を入力とし、前記記憶部へ与えられる谷パンク単位で制
御できるアドレス及び読出し書込み制御信号と、前記誤
り訂正符号発生兼誤り訂正用回路へ誤り訂正符号の発生
と、誤り訂正を行なうようデータ制御信号を発生する制
鋼1sとから構成される。
のデータ入力及びデータ出力を共用するアドレス及び読
出し書込み制御信号がパンクごとに与えられることの可
能な複数のパンクからなる記憶部と、インタフェース用
データ入出力線を共用し、前記記憶部のデータ入力及び
データ出力とそれぞれ個別に接続されているデータ制御
信号の与えられる誤り訂正符号発生兼誤り訂正用回路と
、スタート信号、アドレス及び読出し/書込み制御信号
を入力とし、前記記憶部へ与えられる谷パンク単位で制
御できるアドレス及び読出し書込み制御信号と、前記誤
り訂正符号発生兼誤り訂正用回路へ誤り訂正符号の発生
と、誤り訂正を行なうようデータ制御信号を発生する制
鋼1sとから構成される。
〈実施例〉
次に、この発明の実施例につき、図面を参照して説明す
る。第1図は、この発明の記憶@置の構成を示す図であ
り、メモリ制御部1はスタート信号11、読出し/書込
み制御信号12、アドレス13を入力とし、パス制御信
号21、データ制御信号22、メモリモジュール制御信
号23−1゜23−2、メモリモジュールアドレス24
−1 。
る。第1図は、この発明の記憶@置の構成を示す図であ
り、メモリ制御部1はスタート信号11、読出し/書込
み制御信号12、アドレス13を入力とし、パス制御信
号21、データ制御信号22、メモリモジュール制御信
号23−1゜23−2、メモリモジュールアドレス24
−1 。
24−2を出力とする。データ制御部2は集積回路化さ
れており、データ制御信号22、第3のデータ27を入
力とし、第2のデータ26を出力とし、第1のデータ2
5を入出力して、誤り訂正用チェックピット発生及び誤
り訂正を行なう。第1のメモリモジュール3−1け嬉4
のデータ28、メモリモジュール制御信号23−1、メ
モリモジー−ルアドレス24−1を入力とし、第3のデ
ータ27を出力し、第2のメモリモノニール3−2は第
4のデータ28、メモリモジュール制御信号23−2、
メモリモジュールアドレス24−2を入力とし、第3の
データ27を出力する。パスドライバ4け第1のデータ
25、パス制御信号21を入力とし、データ14を出力
とし、パスレシーバ5はデータ14、パス制御信号21
を入力とし、第1のデータ25を出力とし、バッファ6
は第3のデータ26を入力とし、@4のデータを出力と
・する。
れており、データ制御信号22、第3のデータ27を入
力とし、第2のデータ26を出力とし、第1のデータ2
5を入出力して、誤り訂正用チェックピット発生及び誤
り訂正を行なう。第1のメモリモジュール3−1け嬉4
のデータ28、メモリモジュール制御信号23−1、メ
モリモジー−ルアドレス24−1を入力とし、第3のデ
ータ27を出力し、第2のメモリモノニール3−2は第
4のデータ28、メモリモジュール制御信号23−2、
メモリモジュールアドレス24−2を入力とし、第3の
データ27を出力する。パスドライバ4け第1のデータ
25、パス制御信号21を入力とし、データ14を出力
とし、パスレシーバ5はデータ14、パス制御信号21
を入力とし、第1のデータ25を出力とし、バッファ6
は第3のデータ26を入力とし、@4のデータを出力と
・する。
ここで、データ14は双方向性パス上のデータであり、
例えば4バイト32ビツト(情報ピット)からなるもの
である。この場合、第1のデータ25は、32ビツトで
あり、データ制御部2から出力される第2のデータ26
、バッファ6の出力である第4のデータ28、メモリモ
ジュール3−1及び3−2から出力される第3のデータ
27はいずれも情報ピット32ビツトに、1ビット誤り
訂正2ピツトv+り検出用の7ビツトのチェックピット
が付加された39ビツト構成のmb訂正符号となる。
例えば4バイト32ビツト(情報ピット)からなるもの
である。この場合、第1のデータ25は、32ビツトで
あり、データ制御部2から出力される第2のデータ26
、バッファ6の出力である第4のデータ28、メモリモ
ジュール3−1及び3−2から出力される第3のデータ
27はいずれも情報ピット32ビツトに、1ビット誤り
訂正2ピツトv+り検出用の7ビツトのチェックピット
が付加された39ビツト構成のmb訂正符号となる。
また、第1及び第2のメモリモジュール3−1及び3−
2は、いずれも例えば、64にワード×39ビットのパ
ンク4個からなル、それぞれのパンクであり、4パンク
に対して並行動作ができる。
2は、いずれも例えば、64にワード×39ビットのパ
ンク4個からなル、それぞれのパンクであり、4パンク
に対して並行動作ができる。
動作
第1図に示すこの発明の構成に関する動作は、次のよう
に行なわれる。すなわち、スタート信号11、第1又は
第2のメモリモジュール内のアドレスをアドレス11に
より与え、読出し/書込み制御信号12により、読出し
、4バイトへの全書込み又は4バイトのうちの指定する
バイトへの部分書込みを指定し、さらに書込みの場合に
は、データ14により全書込み又は部分書込みデータを
与える。
に行なわれる。すなわち、スタート信号11、第1又は
第2のメモリモジュール内のアドレスをアドレス11に
より与え、読出し/書込み制御信号12により、読出し
、4バイトへの全書込み又は4バイトのうちの指定する
バイトへの部分書込みを指定し、さらに書込みの場合に
は、データ14により全書込み又は部分書込みデータを
与える。
先ず全書込み動作の場合には、データ14が、パス制御
信号21により第1のデータ25として、データ制御部
2へ与えられると共に、データ制側1信号22により、
r−タ14及びこれに誤り訂正用チェックピットが付加
されて第2のデータ26として出力され、バッファ6か
ら第4.0データ28として出力され、第1−EたはM
2のメモリモジュール3−1.3−2へメモリモジュー
ルアドレス24−1.24−2及び書込み指定されたメ
モリモジュール制御信号23−1.23−2によ抄書込
まれる。
信号21により第1のデータ25として、データ制御部
2へ与えられると共に、データ制側1信号22により、
r−タ14及びこれに誤り訂正用チェックピットが付加
されて第2のデータ26として出力され、バッファ6か
ら第4.0データ28として出力され、第1−EたはM
2のメモリモジュール3−1.3−2へメモリモジュー
ルアドレス24−1.24−2及び書込み指定されたメ
モリモジュール制御信号23−1.23−2によ抄書込
まれる。
次に読出し動作の場合には、第1または第2のメモリモ
ジー−ルにメモリモジュールアドレス23−1.23−
2が与えられ石と共に、読出し指定されたメモリモジュ
ール制御信号により、指定されたアドレスより情報ビッ
ト32♂ツト及び誤り訂正用チェックビット7ビツトが
第3のデータ27として出力され、データ制御部2へ入
力されて、データ制御信号22により当該情報ビットに
誤りがあれば訂正されて第1のデータ25として出力さ
れ、パス制御信号21によりパスドライバ4を経てデー
タ14とじてパスに出力される。
ジー−ルにメモリモジュールアドレス23−1.23−
2が与えられ石と共に、読出し指定されたメモリモジュ
ール制御信号により、指定されたアドレスより情報ビッ
ト32♂ツト及び誤り訂正用チェックビット7ビツトが
第3のデータ27として出力され、データ制御部2へ入
力されて、データ制御信号22により当該情報ビットに
誤りがあれば訂正されて第1のデータ25として出力さ
れ、パス制御信号21によりパスドライバ4を経てデー
タ14とじてパスに出力される。
一方、部分書込みの場合には、r−夕14として与えら
れた書込み情報が、パス制御信号21により第1のデー
タ25としてデータ制御部2ヘデータ制御信号22によ
り入力、保持され、また第1又は第2のメモリモノニー
ルに対し、メモリモジュールアドレス24−1.24−
2が指定されると共に1読出し状態にされたメモリモジ
ュール制 ′御信号23−1.23−2により、
指定されたアドレスから、第3のデータ27が絖み出さ
れ、データ制御部2へ入力され、データ制御信号22
VCより第3のデータ27に誤りがあれば訂正されると
共に、第1のデータ25の読出し/書込み制御信号によ
り指定されたバイトと第3のデータ27の指定されない
バイトの情報から幀り訂正用チェックビットが生成され
て、これらのデータが第2のデータ26として出力され
、バッファ6を経て第4のデータ28として、先にメモ
リモノニールアドレス23−1又は23−2により指定
されたアドレスへ書込み状態にされたメモリモジュール
制御信号23−1.23−2により書込−まれる。
れた書込み情報が、パス制御信号21により第1のデー
タ25としてデータ制御部2ヘデータ制御信号22によ
り入力、保持され、また第1又は第2のメモリモノニー
ルに対し、メモリモジュールアドレス24−1.24−
2が指定されると共に1読出し状態にされたメモリモジ
ュール制 ′御信号23−1.23−2により、
指定されたアドレスから、第3のデータ27が絖み出さ
れ、データ制御部2へ入力され、データ制御信号22
VCより第3のデータ27に誤りがあれば訂正されると
共に、第1のデータ25の読出し/書込み制御信号によ
り指定されたバイトと第3のデータ27の指定されない
バイトの情報から幀り訂正用チェックビットが生成され
て、これらのデータが第2のデータ26として出力され
、バッファ6を経て第4のデータ28として、先にメモ
リモノニールアドレス23−1又は23−2により指定
されたアドレスへ書込み状態にされたメモリモジュール
制御信号23−1.23−2により書込−まれる。
ここで、データ制御部2は、双方同性パスと、パス・ド
ライバ4、パス・レシーバ5を介して接続されており、
第1のデータ25が入出力データによシ競合することは
なく、またデータ制@1部2は第1及び第2のメモリモ
ノニール3−1.3−2とけバッファ6を介して書込み
データである第2のデータ26の出力端子及び読出しデ
ータである第3のデータ270入力端子と接続されてお
り、第1及び第2のメモリモジュール3−1 、3−2
の読出しデータ及び譬込みデータ線は別個に設けられで
あるため、上位装置とパス構造で結合され、並行して読
出し書込みを行なうインターリ−!動作等に適しており
、特に大規模集積回路化したデータ制御部2を構成する
場合、第1.第2.第3のデータ25.26.27の入
出力端子を有効に効率よく使用できる利点がある。
ライバ4、パス・レシーバ5を介して接続されており、
第1のデータ25が入出力データによシ競合することは
なく、またデータ制@1部2は第1及び第2のメモリモ
ノニール3−1.3−2とけバッファ6を介して書込み
データである第2のデータ26の出力端子及び読出しデ
ータである第3のデータ270入力端子と接続されてお
り、第1及び第2のメモリモジュール3−1 、3−2
の読出しデータ及び譬込みデータ線は別個に設けられで
あるため、上位装置とパス構造で結合され、並行して読
出し書込みを行なうインターリ−!動作等に適しており
、特に大規模集積回路化したデータ制御部2を構成する
場合、第1.第2.第3のデータ25.26.27の入
出力端子を有効に効率よく使用できる利点がある。
次に他の図面を参照して、さらに詳細に集積回路化され
之データ制御部2の構成及び動作について述べる。
之データ制御部2の構成及び動作について述べる。
データ制御部2の具体例
データ制御部2は例えば第2図に示すようにレシーバ1
13で第3のデータ27を入力し、データ201’に出
力し、そのデータ201及びクロック22−1は絖出し
データレジスタ101に7入力されてガータ202を出
力とする。シンドローム発生回路102はデータ202
を人力とじ、シンドローム203を出力とし、デコード
回路103けシンドローム203を入力とし、RN 9
指定信号204f出力とし、誤り釘止回路104け唄り
指定信号204及びデータ202のうちの情報ビット3
2ビツトを入力とし、32ビツトのデ〜り205を出力
とする−0続出しデータレジスタ105けデータ205
、’) o ッl 22−7 f人カトシ、7”−タ2
06を出力とし、バッファ114けデータ206及び入
出力切替え信号22−9f入方とじ、第1のデータ25
を出力とする。レシーバ115は第1のデータ25及び
入出力切替えず6号22−9 を入力とし、データ20
7を出力とし、書込みレジスタ106,107,108
はそれぞれデータ207及びクロック22−2.22−
3.22−4を入力とじ、データ208.2(19,2
10を出力とする。
13で第3のデータ27を入力し、データ201’に出
力し、そのデータ201及びクロック22−1は絖出し
データレジスタ101に7入力されてガータ202を出
力とする。シンドローム発生回路102はデータ202
を人力とじ、シンドローム203を出力とし、デコード
回路103けシンドローム203を入力とし、RN 9
指定信号204f出力とし、誤り釘止回路104け唄り
指定信号204及びデータ202のうちの情報ビット3
2ビツトを入力とし、32ビツトのデ〜り205を出力
とする−0続出しデータレジスタ105けデータ205
、’) o ッl 22−7 f人カトシ、7”−タ2
06を出力とし、バッファ114けデータ206及び入
出力切替え信号22−9f入方とじ、第1のデータ25
を出力とする。レシーバ115は第1のデータ25及び
入出力切替えず6号22−9 を入力とし、データ20
7を出力とし、書込みレジスタ106,107,108
はそれぞれデータ207及びクロック22−2.22−
3.22−4を入力とじ、データ208.2(19,2
10を出力とする。
選択(ロ)路109はデータ206.208.209゜
210及び選択信号22−5を入力とし、ガータ211
を出力とし、チェックピットa生回路110はr−タ2
11を入力とし、誤り訂正用チェックピット212を発
生し、書込みデータレジスタ112はデータ211、チ
ェックピット212及びクロック22−8を入力とし、
データ213を出力とし、バッファ116はデータ21
3を入力とし、笥2のデータ26を出力とする。
210及び選択信号22−5を入力とし、ガータ211
を出力とし、チェックピットa生回路110はr−タ2
11を入力とし、誤り訂正用チェックピット212を発
生し、書込みデータレジスタ112はデータ211、チ
ェックピット212及びクロック22−8を入力とし、
データ213を出力とし、バッファ116はデータ21
3を入力とし、笥2のデータ26を出力とする。
先ず読出し動作の場合には、例えば第3のデータ27と
して1バイト8ビツトで4バイトからなる情報ピットと
、これらの1ビツトの訂正を行なう7ビツトの訂正用チ
ェックピットとが入力され、レシーバ113を経て、ク
ロック22−1により、胱出しデータレジスタ101に
保持され、その情報ビット及びチェックピットを含むデ
ータ202からシンドローム203がシンドローム発生
回路102で発生され、シンドローム203がデコード
回路103に4えられて、データ202のうちの情報ビ
ット202に誤シがあれば、誤り指定信号204が誤り
位置を指定し、誤9訂正回路104で、データ202の
うちの情報ビットの誤シが訂正されて、訂正されたデー
タ205が出力されて、これはクロック22−7により
読出しデータレジスタ105に保持されて、データ20
5と等しいデータ206がバッファ114に与えられて
、入出力切替え信号22−9により第1のデータ25と
して、読出しデータが出力される。
して1バイト8ビツトで4バイトからなる情報ピットと
、これらの1ビツトの訂正を行なう7ビツトの訂正用チ
ェックピットとが入力され、レシーバ113を経て、ク
ロック22−1により、胱出しデータレジスタ101に
保持され、その情報ビット及びチェックピットを含むデ
ータ202からシンドローム203がシンドローム発生
回路102で発生され、シンドローム203がデコード
回路103に4えられて、データ202のうちの情報ビ
ット202に誤シがあれば、誤り指定信号204が誤り
位置を指定し、誤9訂正回路104で、データ202の
うちの情報ビットの誤シが訂正されて、訂正されたデー
タ205が出力されて、これはクロック22−7により
読出しデータレジスタ105に保持されて、データ20
5と等しいデータ206がバッファ114に与えられて
、入出力切替え信号22−9により第1のデータ25と
して、読出しデータが出力される。
全書込みの場合には例えば、1バイト8ビツトからなる
4バイトの書込みデータが第1のデータ′25として与
えられて、入出力切替え信号22−9ニヨリレシーバ1
15出力にデータ207として出力され、クロック22
−2.22−3.22−4のうちいずれか1つにより、
書込みデータレジスタ106.107.108のいずれ
か1つに保持され、保持された前記書込みレジスタ出力
として、データ208,209,210のうちいずれか
1つが出力され、選択信号22−5により、この出力さ
れたデータ208,209,210のうち1つが選択回
路109よりデータ211として出力され、データ21
1より7ビツトの誤り訂正用チェックピット212がチ
ェックピット発生回路110で発生され、データ211
及びチェックピット212がクロック22−8により書
込みデータレジスタ112に入力、保持され、これらの
入力と等しい情報ピット32ビツト、チェックピット7
ビツトからなるデータ213がバッファ回路116を経
て第2のデータ26として出力されて、メモリモジュー
ルへの書込みデータとして用いられる。
4バイトの書込みデータが第1のデータ′25として与
えられて、入出力切替え信号22−9ニヨリレシーバ1
15出力にデータ207として出力され、クロック22
−2.22−3.22−4のうちいずれか1つにより、
書込みデータレジスタ106.107.108のいずれ
か1つに保持され、保持された前記書込みレジスタ出力
として、データ208,209,210のうちいずれか
1つが出力され、選択信号22−5により、この出力さ
れたデータ208,209,210のうち1つが選択回
路109よりデータ211として出力され、データ21
1より7ビツトの誤り訂正用チェックピット212がチ
ェックピット発生回路110で発生され、データ211
及びチェックピット212がクロック22−8により書
込みデータレジスタ112に入力、保持され、これらの
入力と等しい情報ピット32ビツト、チェックピット7
ビツトからなるデータ213がバッファ回路116を経
て第2のデータ26として出力されて、メモリモジュー
ルへの書込みデータとして用いられる。
部分書込みの場合には、第1のデータ25として、4バ
イトのデータのうち、書込みを行なうバイトのデータが
与えられ、入出力切替え信号22−9により、レシーバ
115からデータ207として出力されてクロック22
−2.22−3.22−4のいずれかにより、書込みデ
ータレジスタ106,107゜108のいずれかに保持
される。一方、第3のデータ27が読出し動作の場合と
同様にして与えられ、クロック22−1により読出しデ
ータレジスタ101に保持され、誤りがあるかどうかが
チェックされて誤シがあれば誤り訂正された後に、クロ
ック22−7により、読出しデータレジスタ105に保
持される。次いで選択信号22−5により、先に書込み
データレジスタ106,107.108に保持されたデ
ータ208,209.210のいずれかの書込みバイト
と読出しデータレジスタ105のデータ206の非書込
みバイトが選択されて、データ211として出力され、
全書込みと同様にして第2のデータ26として出力され
る。
イトのデータのうち、書込みを行なうバイトのデータが
与えられ、入出力切替え信号22−9により、レシーバ
115からデータ207として出力されてクロック22
−2.22−3.22−4のいずれかにより、書込みデ
ータレジスタ106,107゜108のいずれかに保持
される。一方、第3のデータ27が読出し動作の場合と
同様にして与えられ、クロック22−1により読出しデ
ータレジスタ101に保持され、誤りがあるかどうかが
チェックされて誤シがあれば誤り訂正された後に、クロ
ック22−7により、読出しデータレジスタ105に保
持される。次いで選択信号22−5により、先に書込み
データレジスタ106,107.108に保持されたデ
ータ208,209.210のいずれかの書込みバイト
と読出しデータレジスタ105のデータ206の非書込
みバイトが選択されて、データ211として出力され、
全書込みと同様にして第2のデータ26として出力され
る。
なお、第2図で、書込みデータレジスタとして、106
.107.108の3個があるのは、インターリーゾ等
並行動作の部分書込み動作で並用して使うためであり、
第1図のデータ制御回路2の第1.第2及び第3のデー
タ25.26.27はいずれも第2図の対応するデータ
に対応しており、第1図のデータ制御信号22は、第2
図のクロック22−1.22−2.22−3.22−4
、選択信号22−5.クロック22−7.22−8に相
当している。
.107.108の3個があるのは、インターリーゾ等
並行動作の部分書込み動作で並用して使うためであり、
第1図のデータ制御回路2の第1.第2及び第3のデー
タ25.26.27はいずれも第2図の対応するデータ
に対応しており、第1図のデータ制御信号22は、第2
図のクロック22−1.22−2.22−3.22−4
、選択信号22−5.クロック22−7.22−8に相
当している。
次に第2図の制御用クロックの関係につき、第3図を用
いて説明する。第1図の記憶装置は、同期Tの基本クロ
ックに同期して動作しているものとし、WJ3図に示す
ように読出し、全書込み、部 ・分誓込みはそれぞ
れ3T、3T、5Tであるとし、胱出し動作の場合、続
出しデータレジスタ101のクロック22−1は2丁目
の終りrmで入力され、データ201がセットされ、次
いで読出しデータレジスタ105にクロック22−7が
3丁目の終りKRIで入力され、データ205がセット
される。
いて説明する。第1図の記憶装置は、同期Tの基本クロ
ックに同期して動作しているものとし、WJ3図に示す
ように読出し、全書込み、部 ・分誓込みはそれぞ
れ3T、3T、5Tであるとし、胱出し動作の場合、続
出しデータレジスタ101のクロック22−1は2丁目
の終りrmで入力され、データ201がセットされ、次
いで読出しデータレジスタ105にクロック22−7が
3丁目の終りKRIで入力され、データ205がセット
される。
全書込み動作の場合、書込みデータレジスタ106゜1
07.108のいずれかに、クロック22−2゜22−
3.22−4のいずれかが1丁目の終りwIで入力され
、データ207がセットされ、次Bで書込みデータレジ
スタ112に、クロック22−8が2丁目の終りWI7
1で入力され、データ213がセットされる。部分書込
み動作の場合、書込みデータレジスタ106,107.
108のいずれかに、クロック22−2.22−3.2
2−4のいずれかが1丁目の終シにwIで入力され、デ
ータ207がセットされ、読出しデータレジスタ101
にクロック22−1が2丁目の終p rmで入力されデ
ータ201がセットされ、次いで読出しデータレジスタ
lO5にクロック22−7が3丁目の終りRIで入力さ
れデータ205がセットされ、書込みデータレジスタ1
12に、りOyり22−8が4丁目の終りwmで入力さ
れ、データ211及びチェックビット212がセットさ
れる。
07.108のいずれかに、クロック22−2゜22−
3.22−4のいずれかが1丁目の終りwIで入力され
、データ207がセットされ、次Bで書込みデータレジ
スタ112に、クロック22−8が2丁目の終りWI7
1で入力され、データ213がセットされる。部分書込
み動作の場合、書込みデータレジスタ106,107.
108のいずれかに、クロック22−2.22−3.2
2−4のいずれかが1丁目の終シにwIで入力され、デ
ータ207がセットされ、読出しデータレジスタ101
にクロック22−1が2丁目の終p rmで入力されデ
ータ201がセットされ、次いで読出しデータレジスタ
lO5にクロック22−7が3丁目の終りRIで入力さ
れデータ205がセットされ、書込みデータレジスタ1
12に、りOyり22−8が4丁目の終りwmで入力さ
れ、データ211及びチェックビット212がセットさ
れる。
連続部分書込みの場合には、第3図に示すように、部分
書込みデータが第1のデータ25として与えられ、4つ
のパンクB#Q 、 B#1 、8%2 。
書込みデータが第1のデータ25として与えられ、4つ
のパンクB#Q 、 B#1 、8%2 。
B#3に対して並行して部分書込みが行なわれるが、第
1のデータ25は、クロック22−2,22−3゜22
−4.22−2が順にタイミングwIで与えラレテ、書
込みデータレジスタ106,107,108に1順にデ
ータ207をセットし、一方読出しデータレジスタ1o
1#1o5及び畳込みデータレジスタは、ITととKそ
れぞれタイミングrm、RI、wmでクロック22−1
.22−7.22−8として与えられてセットされ、さ
らに選択回路109は選択信号22−5によシ順次デー
タ208.209,210及び206が選ばれて部分書
込み連続動作が行なわれる。
1のデータ25は、クロック22−2,22−3゜22
−4.22−2が順にタイミングwIで与えラレテ、書
込みデータレジスタ106,107,108に1順にデ
ータ207をセットし、一方読出しデータレジスタ1o
1#1o5及び畳込みデータレジスタは、ITととKそ
れぞれタイミングrm、RI、wmでクロック22−1
.22−7.22−8として与えられてセットされ、さ
らに選択回路109は選択信号22−5によシ順次デー
タ208.209,210及び206が選ばれて部分書
込み連続動作が行なわれる。
他の動作の連続動作あるいはそれらの混合した場合でも
、第1.82 、第3のデータがいずれも同一時間には
1つしか入出方されないので、第1 ′図の構成
で、データ制御回路2として第2図の構成を用いると好
適な動作が可能である。
、第1.82 、第3のデータがいずれも同一時間には
1つしか入出方されないので、第1 ′図の構成
で、データ制御回路2として第2図の構成を用いると好
適な動作が可能である。
次に第1図中のデータ制御回路2の他の例を第4図に示
す。デコーダ回路103′はシンドローム203のみな
らずバイト選択信号22−6をも入力し、畝り指定信号
204′及びシンドローム203′を出力とする。書込
みデータレジスタは106.!:107・の・21個が
設けられ、選択回路109′ではデータ202.208
.209及びクロック22−5’を入力とし、データ2
11を出力とする。、誤り訂正回路111′が設けられ
、データ211、チェックピクト212及びシンドロー
ム203′誤り指定信号204′並びに高速部分書込み
指定信号22−1゜を入力とし、データ211′及びチ
ェ、クピット212′を出力とする。なお、第2図と第
4図とで同一の番号で示される回路又は信号は、互いに
その機能が等しく、番号にグライム(′)がついていの
け、ついていないものの機能に類似していることを示し
ている。
す。デコーダ回路103′はシンドローム203のみな
らずバイト選択信号22−6をも入力し、畝り指定信号
204′及びシンドローム203′を出力とする。書込
みデータレジスタは106.!:107・の・21個が
設けられ、選択回路109′ではデータ202.208
.209及びクロック22−5’を入力とし、データ2
11を出力とする。、誤り訂正回路111′が設けられ
、データ211、チェックピクト212及びシンドロー
ム203′誤り指定信号204′並びに高速部分書込み
指定信号22−1゜を入力とし、データ211′及びチ
ェ、クピット212′を出力とする。なお、第2図と第
4図とで同一の番号で示される回路又は信号は、互いに
その機能が等しく、番号にグライム(′)がついていの
け、ついていないものの機能に類似していることを示し
ている。
第4図の動作
次に第4図を参照してその動作を説明する。先ず、読出
し動作の場合には、第2図の構成の動作と同様に、例え
ば、各バイト8ビツトからなる4バイトの情報ビットと
それに付加された誤り訂正用チェックビット7ビツトか
らなる第3のデータ27がレシーバ113を経て、クロ
ック22−1により読出しデータレジスタ101に入力
1♀持され、データ202からデータ202の情報ビッ
ト32ビツトに誤りがあれば、シンドローム発生回路1
02で、シンドローム203が発生され、バイト選択信
号22−6は、読出し動作の場合全バイト選択されて、
デコード回路103′でシンドローム203から、デー
タ202のうちの情報ビット32ビツトのいずれに誤り
があるかが解読されて誤り指定信号204′が出方され
て、誤り訂正回路104においてデータ202のうちの
情報ビット32ビツトにgAbがあれば、誤り指定信号
204′により訂正されて、データ205が出方され、
クロック22−7によシ続出しデータレソスタ105に
保持されてデータ206が出力され、入出力切替え信号
22−9によりバッファ114を経て第1のデータ25
として出力される。
し動作の場合には、第2図の構成の動作と同様に、例え
ば、各バイト8ビツトからなる4バイトの情報ビットと
それに付加された誤り訂正用チェックビット7ビツトか
らなる第3のデータ27がレシーバ113を経て、クロ
ック22−1により読出しデータレジスタ101に入力
1♀持され、データ202からデータ202の情報ビッ
ト32ビツトに誤りがあれば、シンドローム発生回路1
02で、シンドローム203が発生され、バイト選択信
号22−6は、読出し動作の場合全バイト選択されて、
デコード回路103′でシンドローム203から、デー
タ202のうちの情報ビット32ビツトのいずれに誤り
があるかが解読されて誤り指定信号204′が出方され
て、誤り訂正回路104においてデータ202のうちの
情報ビット32ビツトにgAbがあれば、誤り指定信号
204′により訂正されて、データ205が出方され、
クロック22−7によシ続出しデータレソスタ105に
保持されてデータ206が出力され、入出力切替え信号
22−9によりバッファ114を経て第1のデータ25
として出力される。
全書込みの場合には、バイト8ビツトからなる4バイト
のデータである第1のデータ25が入出力切替え信号2
2−9によ抄レシーバ115を経てデータ207として
出力され、クロ、り22−2’あるいはクロック22−
3’により書込みデータレジスタ106あるいは107
に保持され、データ208又は209として出力され、
選択信号22−5’により、データ208又は209の
うち出力された方がデータ211として選択回路109
′より出力され、データ211よりチェックピット21
2がチェックピット発生回路110から出力され、高速
部分費込み信号22−10は、シンドローム203I及
び誤り指定信号204′を無視する状態すなわち、チェ
ックビット212と212′、データ211と211′
が等しい状態となり、クロック22−8によシ書込みデ
ータレジスタ112に保持され、出力されたデータ21
3がバッファ116を経て、32ビツトの情報ピットと
7ピツトのチェックビットとして第2のデータ26が出
力される。
のデータである第1のデータ25が入出力切替え信号2
2−9によ抄レシーバ115を経てデータ207として
出力され、クロ、り22−2’あるいはクロック22−
3’により書込みデータレジスタ106あるいは107
に保持され、データ208又は209として出力され、
選択信号22−5’により、データ208又は209の
うち出力された方がデータ211として選択回路109
′より出力され、データ211よりチェックピット21
2がチェックピット発生回路110から出力され、高速
部分費込み信号22−10は、シンドローム203I及
び誤り指定信号204′を無視する状態すなわち、チェ
ックビット212と212′、データ211と211′
が等しい状態となり、クロック22−8によシ書込みデ
ータレジスタ112に保持され、出力されたデータ21
3がバッファ116を経て、32ビツトの情報ピットと
7ピツトのチェックビットとして第2のデータ26が出
力される。
部分書込み動作の場合1、・デ1−2夕゛4バイ+)l
のうち書込まれるバイトのデータが第1のデータ25と
して与えられ、入出力切替え信号22−9により、レシ
ーバ115の出力からデータ207として出力され、ク
ロック22−2’あるいは22−3’により書込みデー
タレジスタ106あるいは107に保持される。一方、
第3のデータ27けレシーバ113を経てデータ201
として出力され、クロック22−1により読出しデータ
レジスタ101に保持され、選択回路109′に選択信
号22−5’が与えられて、データ202から第1のデ
ータとして与えられない書込みを行なわないバイトのデ
ータと、データ208あるいをま209のうちの書込み
を行なうバイトのデータが選択されてデータ211が出
力されて、チェックピット発生(ロ)路110からチェ
ックビット212が発生され、これと並行して、データ
202からシンドローム発生回路でシンドローム203
が発生され、バイト選択信号22−6により、シンドロ
ーム203が書込みバイトでない場合にのみデコード回
路103′からシンドローム203と等しいシンドロー
ム203′及び誤り指定符号204′が出力されて、デ
ータ211、チェックビット212、シンドローム20
3’、誤り指定信号204/と共にシンドローム203
′及び誤り指定信号204′を有効とし、対応するチェ
ックビット212とシンドローム203′の排他的論理
和なとってチェックビット212′を出力し、またデー
タ211に誤りがあれば誤り指定信@204′により訂
正してデータ2111として出力し、クロック22−8
により書込みデータレジスタ112に保持し、出力され
たデータ213をバッファ116を経て第2のデータ2
6として出力する。
のうち書込まれるバイトのデータが第1のデータ25と
して与えられ、入出力切替え信号22−9により、レシ
ーバ115の出力からデータ207として出力され、ク
ロック22−2’あるいは22−3’により書込みデー
タレジスタ106あるいは107に保持される。一方、
第3のデータ27けレシーバ113を経てデータ201
として出力され、クロック22−1により読出しデータ
レジスタ101に保持され、選択回路109′に選択信
号22−5’が与えられて、データ202から第1のデ
ータとして与えられない書込みを行なわないバイトのデ
ータと、データ208あるいをま209のうちの書込み
を行なうバイトのデータが選択されてデータ211が出
力されて、チェックピット発生(ロ)路110からチェ
ックビット212が発生され、これと並行して、データ
202からシンドローム発生回路でシンドローム203
が発生され、バイト選択信号22−6により、シンドロ
ーム203が書込みバイトでない場合にのみデコード回
路103′からシンドローム203と等しいシンドロー
ム203′及び誤り指定符号204′が出力されて、デ
ータ211、チェックビット212、シンドローム20
3’、誤り指定信号204/と共にシンドローム203
′及び誤り指定信号204′を有効とし、対応するチェ
ックビット212とシンドローム203′の排他的論理
和なとってチェックビット212′を出力し、またデー
タ211に誤りがあれば誤り指定信@204′により訂
正してデータ2111として出力し、クロック22−8
により書込みデータレジスタ112に保持し、出力され
たデータ213をバッファ116を経て第2のデータ2
6として出力する。
なお、書込みデータレジスタ106.107としてこれ
らレジスタが2m備えられているのは、インタリープ等
並行書込み動作を行なうためであり、第4図の構成のデ
ータ制御(ロ)路2はすでに説明したように、特に部分
書込み動作を筒速に行なうことができる。
らレジスタが2m備えられているのは、インタリープ等
並行書込み動作を行なうためであり、第4図の構成のデ
ータ制御(ロ)路2はすでに説明したように、特に部分
書込み動作を筒速に行なうことができる。
次に第4図に示した回路中の制御用クロ、りの関係につ
き、@5図を用いて説明する。第1図の記憶装#は、周
期Tの基本クロックに同門して動作しているものとし、
第5図に示すように読出し、全書込み動作は、第2図の
実施例と等しく、いずれも3Tで動作し、部分書込み動
作は4Tで動作するものとする。
き、@5図を用いて説明する。第1図の記憶装#は、周
期Tの基本クロックに同門して動作しているものとし、
第5図に示すように読出し、全書込み動作は、第2図の
実施例と等しく、いずれも3Tで動作し、部分書込み動
作は4Tで動作するものとする。
続出し及び全書込み動作はほぼ第2図のデータ制御回路
と等しく、読出しの場合には、読出しデータレジスタ1
01のクロック22−1は2丁目の終りrmで入力され
、耽出しデータレジスタ105のクロック22−7は3
丁目の終りRIで入力され、全書込みの場合には、書込
みデータレジスタ106あるいは107のクロック22
−2’ある伝は22−3’は1丁目の終りwI で入力
され、書込みデータレジスタ112のクロック22−8
は2丁目の終りwryで入力され、読出し又は全書込み
動作が行なわれる。
と等しく、読出しの場合には、読出しデータレジスタ1
01のクロック22−1は2丁目の終りrmで入力され
、耽出しデータレジスタ105のクロック22−7は3
丁目の終りRIで入力され、全書込みの場合には、書込
みデータレジスタ106あるいは107のクロック22
−2’ある伝は22−3’は1丁目の終りwI で入力
され、書込みデータレジスタ112のクロック22−8
は2丁目の終りwryで入力され、読出し又は全書込み
動作が行なわれる。
一方部分豊込み動作の場合には、書込みデータレジスタ
106あるいは107のクロック22−2 ’あるbは
22−3’はI丁目の終WIで入力され、読出しデータ
レジスタ101のクロック22−1は、2丁目の終りr
mで入力され、書込みデータレジスタ112のクロック
22−8は3丁目の終りwmで入力され、部分書込み動
作が行々われる。
106あるいは107のクロック22−2 ’あるbは
22−3’はI丁目の終WIで入力され、読出しデータ
レジスタ101のクロック22−1は、2丁目の終りr
mで入力され、書込みデータレジスタ112のクロック
22−8は3丁目の終りwmで入力され、部分書込み動
作が行々われる。
さらに連続部分書込み動作の場合には、第5図に示すよ
うに、部分書込みデータが第1のデータとして与えられ
、4つのパンクB#O、B#t 。
うに、部分書込みデータが第1のデータとして与えられ
、4つのパンクB#O、B#t 。
B10.B#3に対して並行して部分書込みが行なわれ
るが、第1のデータ25け、クロック22−2 。
るが、第1のデータ25け、クロック22−2 。
22−3.22−2.22−3 として順にタイミン
グwIで与えられて、書込みデータレジスタ106,1
07に順にデータ207をセットし、一方読出しデータ
レジスタ101、書込みデータレジスタ112は、IT
ごとにそれぞれタイミングrm、wm でクロ、り2
2−1.22−8として与えられてセットされ、選択回
路109’は選択信号22−5’によシ1館次データ2
08.209及び202が選ばれて部分畳込み連続動作
が行なわれる◇ 他の動作の連続動作あるいはそれらの混合した場合でも
、第1.第2.第3のデータがいずれも同一時間には1
つしか入出力されないので、第1図の構成でデータ制御
回路2としてp44図の構成を用いると好適々動作が可
能である。
グwIで与えられて、書込みデータレジスタ106,1
07に順にデータ207をセットし、一方読出しデータ
レジスタ101、書込みデータレジスタ112は、IT
ごとにそれぞれタイミングrm、wm でクロ、り2
2−1.22−8として与えられてセットされ、選択回
路109’は選択信号22−5’によシ1館次データ2
08.209及び202が選ばれて部分畳込み連続動作
が行なわれる◇ 他の動作の連続動作あるいはそれらの混合した場合でも
、第1.第2.第3のデータがいずれも同一時間には1
つしか入出力されないので、第1図の構成でデータ制御
回路2としてp44図の構成を用いると好適々動作が可
能である。
第1図中のデ〜り制御部2け、第2図及び第4図の回路
構成で実現できるが、第4図の構成では、部分書込みの
場合に読出しデータの誤り訂正と、 ′部分書込
み用データのチェックビット発生ヲ並行して行なうため
、第2図の構成に比べIT早いサイクルタイムで動作す
る。
構成で実現できるが、第4図の構成では、部分書込みの
場合に読出しデータの誤り訂正と、 ′部分書込
み用データのチェックビット発生ヲ並行して行なうため
、第2図の構成に比べIT早いサイクルタイムで動作す
る。
なお、以上の説明では、2つのメモリモジュールはいず
れも4バンクから構成され、各パンクのデータ幅は、情
報ビットは1バイト8ビツトで4バイト、チェックピッ
トは4バイトに対し、7ピツト付加された誤り訂正符号
を用いて1ビ、ト倶り訂正、2ピツ14り検出としてい
るが、バンク数、データビット長、チェックビット数、
誤り訂正可能ビット数は、この値にPM定されるもので
はない。−また、データ制御部2の第lのデータ25を
保持する書込みデータレジスタの数は、第2図では、2
06.207.208の3個、第4図では206.20
7の2個であるが、2個または3個に限定されるもので
はなく、l@または2個以上の複数個であってもよく、
第2図及び@4図のレジスタはラッチであってもよい。
れも4バンクから構成され、各パンクのデータ幅は、情
報ビットは1バイト8ビツトで4バイト、チェックピッ
トは4バイトに対し、7ピツト付加された誤り訂正符号
を用いて1ビ、ト倶り訂正、2ピツ14り検出としてい
るが、バンク数、データビット長、チェックビット数、
誤り訂正可能ビット数は、この値にPM定されるもので
はない。−また、データ制御部2の第lのデータ25を
保持する書込みデータレジスタの数は、第2図では、2
06.207.208の3個、第4図では206.20
7の2個であるが、2個または3個に限定されるもので
はなく、l@または2個以上の複数個であってもよく、
第2図及び@4図のレジスタはラッチであってもよい。
〈効果〉
この発明は、以上説明したように、インタフェース用入
出力データ線を共用し、メモリ七ノ、−ルと接続される
データ入力線、出力線を個別に備える惧り訂正用チェッ
クピット発生兼誤り訂正用集積回路と、複数のパンクか
らなるパンク共通のデータ入力線、データ出力線を個別
に有するメモリモジュールと、前記集積回路及びメモリ
モジ一ルを制御する手段とから構成することにより、入
出力インタフェースデータ線を共用する並行読出し誉込
みに適しfc誤り訂正を行なう記憶装置を実現し、入出
力インタフェースデータ線及びメモリモジュールの入出
力データ線を効率よく利用した装置を実現できる効果が
ある。
出力データ線を共用し、メモリ七ノ、−ルと接続される
データ入力線、出力線を個別に備える惧り訂正用チェッ
クピット発生兼誤り訂正用集積回路と、複数のパンクか
らなるパンク共通のデータ入力線、データ出力線を個別
に有するメモリモジュールと、前記集積回路及びメモリ
モジ一ルを制御する手段とから構成することにより、入
出力インタフェースデータ線を共用する並行読出し誉込
みに適しfc誤り訂正を行なう記憶装置を実現し、入出
力インタフェースデータ線及びメモリモジュールの入出
力データ線を効率よく利用した装置を実現できる効果が
ある。
第1図はこの発明の実施例を示すブロック図、第2図及
び第4図はそれぞれ第1図中のデータ制御部の具体例を
示すブロック図、第3図及び@5図は、それぞれ第2図
及び第4図のデータ制御部のクロック動作を説明する図
である。 1・・・メモリ制御部、2・・・データ制御部、3−1
゜3−2・・・メモリモジー−ル、4・・・バスドライ
バ、5・・・バスレシーバ、6・・・バッファ、11・
・・スタート信号、12・・・続出し/書込み制御信号
、13・・・アドレス、14・・・データ、21・・・
バス制御信号、22・・・データ制御信号、23−1.
23−2・・・メモリモジュール制御信号、24−1.
24−2・・・メモリモジュールアドレス、25・・・
第1のデータ、26・・・第2のデータ、27・・・第
3のデータ、28・・・第4のデータ、101,105
・・・続出しデータレジスタ、102・・・シンドロー
ム発生回路、103゜103′・・・デコード回路、1
04・・・誤り訂正回路、106.107,108.1
12・・・沓込みr−タレジスタ、109,109’・
・・選択回路、11o・・・チェ、クビット発生回路、
111′・・・誤り訂正回路、113,115・・・レ
シーバ、114.116・・・パ、ファ、201,20
2,205,206,207゜208.209,210
,211,213・・・データ、203.203’・・
・シンドローム、204゜204′・・・娯り指定信号
、212,212’・・・チェックビット、22−1.
22−2.22−3.22−4.22−7゜22−8・
・・クロ、り、22−5・・・選択信号、22−9・・
・入出力切替え信号。 特許出願人 日本電気株式会社 代理人草 野 卓
び第4図はそれぞれ第1図中のデータ制御部の具体例を
示すブロック図、第3図及び@5図は、それぞれ第2図
及び第4図のデータ制御部のクロック動作を説明する図
である。 1・・・メモリ制御部、2・・・データ制御部、3−1
゜3−2・・・メモリモジー−ル、4・・・バスドライ
バ、5・・・バスレシーバ、6・・・バッファ、11・
・・スタート信号、12・・・続出し/書込み制御信号
、13・・・アドレス、14・・・データ、21・・・
バス制御信号、22・・・データ制御信号、23−1.
23−2・・・メモリモジュール制御信号、24−1.
24−2・・・メモリモジュールアドレス、25・・・
第1のデータ、26・・・第2のデータ、27・・・第
3のデータ、28・・・第4のデータ、101,105
・・・続出しデータレジスタ、102・・・シンドロー
ム発生回路、103゜103′・・・デコード回路、1
04・・・誤り訂正回路、106.107,108.1
12・・・沓込みr−タレジスタ、109,109’・
・・選択回路、11o・・・チェ、クビット発生回路、
111′・・・誤り訂正回路、113,115・・・レ
シーバ、114.116・・・パ、ファ、201,20
2,205,206,207゜208.209,210
,211,213・・・データ、203.203’・・
・シンドローム、204゜204′・・・娯り指定信号
、212,212’・・・チェックビット、22−1.
22−2.22−3.22−4.22−7゜22−8・
・・クロ、り、22−5・・・選択信号、22−9・・
・入出力切替え信号。 特許出願人 日本電気株式会社 代理人草 野 卓
Claims (1)
- (1) 誤り訂正を行なう記憶装置において、個別の
データ入力及びデータ出力を共用するアドレス及び読出
し書込み制御信号がパンクごとに与えられることの可能
な複数のパンクからなる記憶部と、インタフェース用デ
ータ入出力線を共用し、前記記憶部のデータ入力及びデ
ータ出力とそれぞれ個別に接続されているデータ制御信
号の与えられる倶シ訂正符号発生兼誤り訂正用回路と、
スタート信号、アドレス及び読出し/書込み制御信号を
入力とし、前記記憶部へ与える各パンク尋位で制御でき
るアドレス及び読出し沓込み制御信号と、前記誤シ訂正
符号発生兼誤り訂正用回路へチェックピットの発生と、
mb訂正を行なうようデータ制御信号を発生する制御部
とを含む並行動作可能な記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57120811A JPS5911598A (ja) | 1982-07-12 | 1982-07-12 | 並行動作可能な記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57120811A JPS5911598A (ja) | 1982-07-12 | 1982-07-12 | 並行動作可能な記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5911598A true JPS5911598A (ja) | 1984-01-21 |
JPS6349808B2 JPS6349808B2 (ja) | 1988-10-05 |
Family
ID=14795557
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57120811A Granted JPS5911598A (ja) | 1982-07-12 | 1982-07-12 | 並行動作可能な記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5911598A (ja) |
-
1982
- 1982-07-12 JP JP57120811A patent/JPS5911598A/ja active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS6349808B2 (ja) | 1988-10-05 |
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