JPS5911598A - 並行動作可能な記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、コンピュータ等の情報処理装置に用いられ
、誤り訂正を行なう並行読出し書込み可能な記憶装置に
関する。

・　〈従来技術〉 従来この種の誤り訂正を行なうインターリーブ等並行読
出し書込み可能な記憶装置においては、これらの動作の
制御を行なう部分け、多数のｔＬ積回路を用いて構成し
ており、特にそのデータ制御回路は並行動作−位である
各パンクに対して独立に複数の集積回路を用いて構成し
ていた。このようなデータ制御系を近年発展のいちじる
しい大規模集積回路で実現すると、その大規模集積回路
の入出力ピン数が増加する欠点があった。

〈発明の概要〉 この発明の目的は、入出力データ線を共用したパス構成
のインタフェースを１し、従って入出力ビン数が少ない
、しかも誤り訂正と並行読出し／全嘗込み７部分書込み
を効率よく行なう、大規模集積回路化に適した記憶装置
を提供することにある。

この発明の他の目的は、誤り訂正を行なう並行析出し書
込みサイクルを高速に動作させる大規模集積回路化を可
能とするデータ制御部を用いた記憶装置を提供すること
にある。

この発明は、誤り訂正を行なう記憶装置において、個別
のデータ入力及びデータ出力を共用するアドレス及び読
出し書込み制御信号がパンクごとに与えられることの可
能な複数のパンクからなる記憶部と、インタフェース用
データ入出力線を共用し、前記記憶部のデータ入力及び
データ出力とそれぞれ個別に接続されているデータ制御
信号の与えられる誤り訂正符号発生兼誤り訂正用回路と
、スタート信号、アドレス及び読出し／書込み制御信号
を入力とし、前記記憶部へ与えられる谷パンク単位で制
御できるアドレス及び読出し書込み制御信号と、前記誤
り訂正符号発生兼誤り訂正用回路へ誤り訂正符号の発生
と、誤り訂正を行なうようデータ制御信号を発生する制
鋼１ｓとから構成される。

〈実施例〉 次に、この発明の実施例につき、図面を参照して説明す
る。第１図は、この発明の記憶＠置の構成を示す図であ
り、メモリ制御部１はスタート信号１１、読出し／書込
み制御信号１２、アドレス１３を入力とし、パス制御信
号２１、データ制御信号２２、メモリモジュール制御信
号２３−１゜２３−２、メモリモジュールアドレス２４
−１　。

２４−２を出力とする。データ制御部２は集積回路化さ
れており、データ制御信号２２、第３のデータ２７を入
力とし、第２のデータ２６を出力とし、第１のデータ２
５を入出力して、誤り訂正用チェックピット発生及び誤
り訂正を行なう。第１のメモリモジュール３−１け嬉４
のデータ２８、メモリモジュール制御信号２３−１、メ
モリモジー−ルアドレス２４−１を入力とし、第３のデ
ータ２７を出力し、第２のメモリモノニール３−２は第
４のデータ２８、メモリモジュール制御信号２３−２、
メモリモジュールアドレス２４−２を入力とし、第３の
データ２７を出力する。パスドライバ４け第１のデータ
２５、パス制御信号２１を入力とし、データ１４を出力
とし、パスレシーバ５はデータ１４、パス制御信号２１
を入力とし、第１のデータ２５を出力とし、バッファ６
は第３のデータ２６を入力とし、＠４のデータを出力と
　・する。

ここで、データ１４は双方向性パス上のデータであり、
例えば４バイト３２ビツト（情報ピット）からなるもの
である。この場合、第１のデータ２５は、３２ビツトで
あり、データ制御部２から出力される第２のデータ２６
、バッファ６の出力である第４のデータ２８、メモリモ
ジュール３−１及び３−２から出力される第３のデータ
２７はいずれも情報ピット３２ビツトに、１ビット誤り
訂正２ピツトｖ＋り検出用の７ビツトのチェックピット
が付加された３９ビツト構成のｍｂ訂正符号となる。

また、第１及び第２のメモリモジュール３−１及び３−
２は、いずれも例えば、６４にワード×３９ビットのパ
ンク４個からなル、それぞれのパンクであり、４パンク
に対して並行動作ができる。

動作 第１図に示すこの発明の構成に関する動作は、次のよう
に行なわれる。すなわち、スタート信号１１、第１又は
第２のメモリモジュール内のアドレスをアドレス１１に
より与え、読出し／書込み制御信号１２により、読出し
、４バイトへの全書込み又は４バイトのうちの指定する
バイトへの部分書込みを指定し、さらに書込みの場合に
は、データ１４により全書込み又は部分書込みデータを
与える。

先ず全書込み動作の場合には、データ１４が、パス制御
信号２１により第１のデータ２５として、データ制御部
２へ与えられると共に、データ制側１信号２２により、
ｒ−タ１４及びこれに誤り訂正用チェックピットが付加
されて第２のデータ２６として出力され、バッファ６か
ら第４．０データ２８として出力され、第１−ＥたはＭ
２のメモリモジュール３−１．３−２へメモリモジュー
ルアドレス２４−１．２４−２及び書込み指定されたメ
モリモジュール制御信号２３−１．２３−２によ抄書込
まれる。

次に読出し動作の場合には、第１または第２のメモリモ
ジー−ルにメモリモジュールアドレス２３−１．２３−
２が与えられ石と共に、読出し指定されたメモリモジュ
ール制御信号により、指定されたアドレスより情報ビッ
ト３２♂ツト及び誤り訂正用チェックビット７ビツトが
第３のデータ２７として出力され、データ制御部２へ入
力されて、データ制御信号２２により当該情報ビットに
誤りがあれば訂正されて第１のデータ２５として出力さ
れ、パス制御信号２１によりパスドライバ４を経てデー
タ１４とじてパスに出力される。

一方、部分書込みの場合には、ｒ−夕１４として与えら
れた書込み情報が、パス制御信号２１により第１のデー
タ２５としてデータ制御部２ヘデータ制御信号２２によ
り入力、保持され、また第１又は第２のメモリモノニー
ルに対し、メモリモジュールアドレス２４−１．２４−
２が指定されると共に１読出し状態にされたメモリモジ
ュール制　　　　′御信号２３−１．２３−２により、
指定されたアドレスから、第３のデータ２７が絖み出さ
れ、データ制御部２へ入力され、データ制御信号２２　
ＶＣより第３のデータ２７に誤りがあれば訂正されると
共に、第１のデータ２５の読出し／書込み制御信号によ
り指定されたバイトと第３のデータ２７の指定されない
バイトの情報から幀り訂正用チェックビットが生成され
て、これらのデータが第２のデータ２６として出力され
、バッファ６を経て第４のデータ２８として、先にメモ
リモノニールアドレス２３−１又は２３−２により指定
されたアドレスへ書込み状態にされたメモリモジュール
制御信号２３−１．２３−２により書込−まれる。

ここで、データ制御部２は、双方同性パスと、パス・ド
ライバ４、パス・レシーバ５を介して接続されており、
第１のデータ２５が入出力データによシ競合することは
なく、またデータ制＠１部２は第１及び第２のメモリモ
ノニール３−１．３−２とけバッファ６を介して書込み
データである第２のデータ２６の出力端子及び読出しデ
ータである第３のデータ２７０入力端子と接続されてお
り、第１及び第２のメモリモジュール３−１　、３−２
の読出しデータ及び譬込みデータ線は別個に設けられで
あるため、上位装置とパス構造で結合され、並行して読
出し書込みを行なうインターリ−！動作等に適しており
、特に大規模集積回路化したデータ制御部２を構成する
場合、第１．第２．第３のデータ２５．２６．２７の入
出力端子を有効に効率よく使用できる利点がある。

次に他の図面を参照して、さらに詳細に集積回路化され
之データ制御部２の構成及び動作について述べる。

データ制御部２の具体例 データ制御部２は例えば第２図に示すようにレシーバ１
１３で第３のデータ２７を入力し、データ２０１’に出
力し、そのデータ２０１及びクロック２２−１は絖出し
データレジスタ１０１に７入力されてガータ２０２を出
力とする。シンドローム発生回路１０２はデータ２０２
を人力とじ、シンドローム２０３を出力とし、デコード
回路１０３けシンドローム２０３を入力とし、ＲＮ　９
指定信号２０４ｆ出力とし、誤り釘止回路１０４け唄り
指定信号２０４及びデータ２０２のうちの情報ビット３
２ビツトを入力とし、３２ビツトのデ〜り２０５を出力
とする−０続出しデータレジスタ１０５けデータ２０５
、’）　ｏ　ッｌ　２２−７　ｆ人カトシ、７”−タ２
０６を出力とし、バッファ１１４けデータ２０６及び入
出力切替え信号２２−９ｆ入方とじ、第１のデータ２５
を出力とする。レシーバ１１５は第１のデータ２５及び
入出力切替えず６号２２−９　を入力とし、データ２０
７を出力とし、書込みレジスタ１０６，１０７，１０８
はそれぞれデータ２０７及びクロック２２−２．２２−
３．２２−４を入力とじ、データ２０８．２（１９，２
１０を出力とする。

選択（ロ）路１０９はデータ２０６．２０８．２０９゜
２１０及び選択信号２２−５を入力とし、ガータ２１１
を出力とし、チェックピットａ生回路１１０はｒ−タ２
１１を入力とし、誤り訂正用チェックピット２１２を発
生し、書込みデータレジスタ１１２はデータ２１１、チ
ェックピット２１２及びクロック２２−８を入力とし、
データ２１３を出力とし、バッファ１１６はデータ２１
３を入力とし、笥２のデータ２６を出力とする。

先ず読出し動作の場合には、例えば第３のデータ２７と
して１バイト８ビツトで４バイトからなる情報ピットと
、これらの１ビツトの訂正を行なう７ビツトの訂正用チ
ェックピットとが入力され、レシーバ１１３を経て、ク
ロック２２−１により、胱出しデータレジスタ１０１に
保持され、その情報ビット及びチェックピットを含むデ
ータ２０２からシンドローム２０３がシンドローム発生
回路１０２で発生され、シンドローム２０３がデコード
回路１０３に４えられて、データ２０２のうちの情報ビ
ット２０２に誤シがあれば、誤り指定信号２０４が誤り
位置を指定し、誤９訂正回路１０４で、データ２０２の
うちの情報ビットの誤シが訂正されて、訂正されたデー
タ２０５が出力されて、これはクロック２２−７により
読出しデータレジスタ１０５に保持されて、データ２０
５と等しいデータ２０６がバッファ１１４に与えられて
、入出力切替え信号２２−９により第１のデータ２５と
して、読出しデータが出力される。

全書込みの場合には例えば、１バイト８ビツトからなる
４バイトの書込みデータが第１のデータ′２５として与
えられて、入出力切替え信号２２−９ニヨリレシーバ１
１５出力にデータ２０７として出力され、クロック２２
−２．２２−３．２２−４のうちいずれか１つにより、
書込みデータレジスタ１０６．１０７．１０８のいずれ
か１つに保持され、保持された前記書込みレジスタ出力
として、データ２０８，２０９，２１０のうちいずれか
１つが出力され、選択信号２２−５により、この出力さ
れたデータ２０８，２０９，２１０のうち１つが選択回
路１０９よりデータ２１１として出力され、データ２１
１より７ビツトの誤り訂正用チェックピット２１２がチ
ェックピット発生回路１１０で発生され、データ２１１
及びチェックピット２１２がクロック２２−８により書
込みデータレジスタ１１２に入力、保持され、これらの
入力と等しい情報ピット３２ビツト、チェックピット７
ビツトからなるデータ２１３がバッファ回路１１６を経
て第２のデータ２６として出力されて、メモリモジュー
ルへの書込みデータとして用いられる。

部分書込みの場合には、第１のデータ２５として、４バ
イトのデータのうち、書込みを行なうバイトのデータが
与えられ、入出力切替え信号２２−９により、レシーバ
１１５からデータ２０７として出力されてクロック２２
−２．２２−３．２２−４のいずれかにより、書込みデ
ータレジスタ１０６，１０７゜１０８のいずれかに保持
される。一方、第３のデータ２７が読出し動作の場合と
同様にして与えられ、クロック２２−１により読出しデ
ータレジスタ１０１に保持され、誤りがあるかどうかが
チェックされて誤シがあれば誤り訂正された後に、クロ
ック２２−７により、読出しデータレジスタ１０５に保
持される。次いで選択信号２２−５により、先に書込み
データレジスタ１０６，１０７．１０８に保持されたデ
ータ２０８，２０９．２１０のいずれかの書込みバイト
と読出しデータレジスタ１０５のデータ２０６の非書込
みバイトが選択されて、データ２１１として出力され、
全書込みと同様にして第２のデータ２６として出力され
る。

なお、第２図で、書込みデータレジスタとして、１０６
．１０７．１０８の３個があるのは、インターリーゾ等
並行動作の部分書込み動作で並用して使うためであり、
第１図のデータ制御回路２の第１．第２及び第３のデー
タ２５．２６．２７はいずれも第２図の対応するデータ
に対応しており、第１図のデータ制御信号２２は、第２
図のクロック２２−１．２２−２．２２−３．２２−４
、選択信号２２−５．クロック２２−７．２２−８に相
当している。

次に第２図の制御用クロックの関係につき、第３図を用
いて説明する。第１図の記憶装置は、同期Ｔの基本クロ
ックに同期して動作しているものとし、ＷＪ３図に示す
ように読出し、全書込み、部　　　・分誓込みはそれぞ
れ３Ｔ、３Ｔ、５Ｔであるとし、胱出し動作の場合、続
出しデータレジスタ１０１のクロック２２−１は２丁目
の終りｒｍで入力され、データ２０１がセットされ、次
いで読出しデータレジスタ１０５にクロック２２−７が
３丁目の終りＫＲＩで入力され、データ２０５がセット
される。

全書込み動作の場合、書込みデータレジスタ１０６゜１
０７．１０８のいずれかに、クロック２２−２゜２２−
３．２２−４のいずれかが１丁目の終りｗＩで入力され
、データ２０７がセットされ、次Ｂで書込みデータレジ
スタ１１２に、クロック２２−８が２丁目の終りＷＩ７
１で入力され、データ２１３がセットされる。部分書込
み動作の場合、書込みデータレジスタ１０６，１０７．
１０８のいずれかに、クロック２２−２．２２−３．２
２−４のいずれかが１丁目の終シにｗＩで入力され、デ
ータ２０７がセットされ、読出しデータレジスタ１０１
にクロック２２−１が２丁目の終ｐ　ｒｍで入力されデ
ータ２０１がセットされ、次いで読出しデータレジスタ
ｌＯ５にクロック２２−７が３丁目の終りＲＩで入力さ
れデータ２０５がセットされ、書込みデータレジスタ１
１２に、りＯｙり２２−８が４丁目の終りｗｍで入力さ
れ、データ２１１及びチェックビット２１２がセットさ
れる。

連続部分書込みの場合には、第３図に示すように、部分
書込みデータが第１のデータ２５として与えられ、４つ
のパンクＢ＃Ｑ　、　Ｂ＃１　、８％２　。

Ｂ＃３に対して並行して部分書込みが行なわれるが、第
１のデータ２５は、クロック２２−２，２２−３゜２２
−４．２２−２が順にタイミングｗＩで与えラレテ、書
込みデータレジスタ１０６，１０７，１０８に１順にデ
ータ２０７をセットし、一方読出しデータレジスタ１ｏ
１＃１ｏ５及び畳込みデータレジスタは、ＩＴととＫそ
れぞれタイミングｒｍ、ＲＩ、ｗｍでクロック２２−１
．２２−７．２２−８として与えられてセットされ、さ
らに選択回路１０９は選択信号２２−５によシ順次デー
タ２０８．２０９，２１０及び２０６が選ばれて部分書
込み連続動作が行なわれる。

他の動作の連続動作あるいはそれらの混合した場合でも
、第１．８２　、第３のデータがいずれも同一時間には
１つしか入出方されないので、第１　　　　′図の構成
で、データ制御回路２として第２図の構成を用いると好
適な動作が可能である。

次に第１図中のデータ制御回路２の他の例を第４図に示
す。デコーダ回路１０３′はシンドローム２０３のみな
らずバイト選択信号２２−６をも入力し、畝り指定信号
２０４′及びシンドローム２０３′を出力とする。書込
みデータレジスタは１０６．！：１０７・の・２１個が
設けられ、選択回路１０９′ではデータ２０２．２０８
．２０９及びクロック２２−５’を入力とし、データ２
１１を出力とする。、誤り訂正回路１１１′が設けられ
、データ２１１、チェックピクト２１２及びシンドロー
ム２０３′誤り指定信号２０４′並びに高速部分書込み
指定信号２２−１゜を入力とし、データ２１１′及びチ
ェ、クピット２１２′を出力とする。なお、第２図と第
４図とで同一の番号で示される回路又は信号は、互いに
その機能が等しく、番号にグライム（′）がついていの
け、ついていないものの機能に類似していることを示し
ている。

第４図の動作 次に第４図を参照してその動作を説明する。先ず、読出
し動作の場合には、第２図の構成の動作と同様に、例え
ば、各バイト８ビツトからなる４バイトの情報ビットと
それに付加された誤り訂正用チェックビット７ビツトか
らなる第３のデータ２７がレシーバ１１３を経て、クロ
ック２２−１により読出しデータレジスタ１０１に入力
１♀持され、データ２０２からデータ２０２の情報ビッ
ト３２ビツトに誤りがあれば、シンドローム発生回路１
０２で、シンドローム２０３が発生され、バイト選択信
号２２−６は、読出し動作の場合全バイト選択されて、
デコード回路１０３′でシンドローム２０３から、デー
タ２０２のうちの情報ビット３２ビツトのいずれに誤り
があるかが解読されて誤り指定信号２０４′が出方され
て、誤り訂正回路１０４においてデータ２０２のうちの
情報ビット３２ビツトにｇＡｂがあれば、誤り指定信号
２０４′により訂正されて、データ２０５が出方され、
クロック２２−７によシ続出しデータレソスタ１０５に
保持されてデータ２０６が出力され、入出力切替え信号
２２−９によりバッファ１１４を経て第１のデータ２５
として出力される。

全書込みの場合には、バイト８ビツトからなる４バイト
のデータである第１のデータ２５が入出力切替え信号２
２−９によ抄レシーバ１１５を経てデータ２０７として
出力され、クロ、り２２−２’あるいはクロック２２−
３’により書込みデータレジスタ１０６あるいは１０７
に保持され、データ２０８又は２０９として出力され、
選択信号２２−５’により、データ２０８又は２０９の
うち出力された方がデータ２１１として選択回路１０９
′より出力され、データ２１１よりチェックピット２１
２がチェックピット発生回路１１０から出力され、高速
部分費込み信号２２−１０は、シンドローム２０３Ｉ及
び誤り指定信号２０４′を無視する状態すなわち、チェ
ックビット２１２と２１２′、データ２１１と２１１′
が等しい状態となり、クロック２２−８によシ書込みデ
ータレジスタ１１２に保持され、出力されたデータ２１
３がバッファ１１６を経て、３２ビツトの情報ピットと
７ピツトのチェックビットとして第２のデータ２６が出
力される。

部分書込み動作の場合１、・デ１−２夕゛４バイ＋）ｌ
のうち書込まれるバイトのデータが第１のデータ２５と
して与えられ、入出力切替え信号２２−９により、レシ
ーバ１１５の出力からデータ２０７として出力され、ク
ロック２２−２’あるいは２２−３’により書込みデー
タレジスタ１０６あるいは１０７に保持される。一方、
第３のデータ２７けレシーバ１１３を経てデータ２０１
として出力され、クロック２２−１により読出しデータ
レジスタ１０１に保持され、選択回路１０９′に選択信
号２２−５’が与えられて、データ２０２から第１のデ
ータとして与えられない書込みを行なわないバイトのデ
ータと、データ２０８あるいをま２０９のうちの書込み
を行なうバイトのデータが選択されてデータ２１１が出
力されて、チェックピット発生（ロ）路１１０からチェ
ックビット２１２が発生され、これと並行して、データ
２０２からシンドローム発生回路でシンドローム２０３
が発生され、バイト選択信号２２−６により、シンドロ
ーム２０３が書込みバイトでない場合にのみデコード回
路１０３′からシンドローム２０３と等しいシンドロー
ム２０３′及び誤り指定符号２０４′が出力されて、デ
ータ２１１、チェックビット２１２、シンドローム２０
３’、誤り指定信号２０４／と共にシンドローム２０３
′及び誤り指定信号２０４′を有効とし、対応するチェ
ックビット２１２とシンドローム２０３′の排他的論理
和なとってチェックビット２１２′を出力し、またデー
タ２１１に誤りがあれば誤り指定信＠２０４′により訂
正してデータ２１１１として出力し、クロック２２−８
により書込みデータレジスタ１１２に保持し、出力され
たデータ２１３をバッファ１１６を経て第２のデータ２
６として出力する。

なお、書込みデータレジスタ１０６．１０７としてこれ
らレジスタが２ｍ備えられているのは、インタリープ等
並行書込み動作を行なうためであり、第４図の構成のデ
ータ制御（ロ）路２はすでに説明したように、特に部分
書込み動作を筒速に行なうことができる。

次に第４図に示した回路中の制御用クロ、りの関係につ
き、＠５図を用いて説明する。第１図の記憶装＃は、周
期Ｔの基本クロックに同門して動作しているものとし、
第５図に示すように読出し、全書込み動作は、第２図の
実施例と等しく、いずれも３Ｔで動作し、部分書込み動
作は４Ｔで動作するものとする。

続出し及び全書込み動作はほぼ第２図のデータ制御回路
と等しく、読出しの場合には、読出しデータレジスタ１
０１のクロック２２−１は２丁目の終りｒｍで入力され
、耽出しデータレジスタ１０５のクロック２２−７は３
丁目の終りＲＩで入力され、全書込みの場合には、書込
みデータレジスタ１０６あるいは１０７のクロック２２
−２’ある伝は２２−３’は１丁目の終りｗＩ　で入力
され、書込みデータレジスタ１１２のクロック２２−８
は２丁目の終りｗｒｙで入力され、読出し又は全書込み
動作が行なわれる。

一方部分豊込み動作の場合には、書込みデータレジスタ
１０６あるいは１０７のクロック２２−２　’あるｂは
２２−３’はＩ丁目の終ＷＩで入力され、読出しデータ
レジスタ１０１のクロック２２−１は、２丁目の終りｒ
ｍで入力され、書込みデータレジスタ１１２のクロック
２２−８は３丁目の終りｗｍで入力され、部分書込み動
作が行々われる。

さらに連続部分書込み動作の場合には、第５図に示すよ
うに、部分書込みデータが第１のデータとして与えられ
、４つのパンクＢ＃Ｏ、Ｂ＃ｔ　。

Ｂ１０．Ｂ＃３に対して並行して部分書込みが行なわれ
るが、第１のデータ２５け、クロック２２−２　。

２２−３．２２−２．２２−３　　として順にタイミン
グｗＩで与えられて、書込みデータレジスタ１０６，１
０７に順にデータ２０７をセットし、一方読出しデータ
レジスタ１０１、書込みデータレジスタ１１２は、ＩＴ
ごとにそれぞれタイミングｒｍ、ｗｍ　　でクロ、り２
２−１．２２−８として与えられてセットされ、選択回
路１０９’は選択信号２２−５’によシ１館次データ２
０８．２０９及び２０２が選ばれて部分畳込み連続動作
が行なわれる◇ 他の動作の連続動作あるいはそれらの混合した場合でも
、第１．第２．第３のデータがいずれも同一時間には１
つしか入出力されないので、第１図の構成でデータ制御
回路２としてｐ４４図の構成を用いると好適々動作が可
能である。

第１図中のデ〜り制御部２け、第２図及び第４図の回路
構成で実現できるが、第４図の構成では、部分書込みの
場合に読出しデータの誤り訂正と、　　　　′部分書込
み用データのチェックビット発生ヲ並行して行なうため
、第２図の構成に比べＩＴ早いサイクルタイムで動作す
る。

なお、以上の説明では、２つのメモリモジュールはいず
れも４バンクから構成され、各パンクのデータ幅は、情
報ビットは１バイト８ビツトで４バイト、チェックピッ
トは４バイトに対し、７ピツト付加された誤り訂正符号
を用いて１ビ、ト倶り訂正、２ピツ１４り検出としてい
るが、バンク数、データビット長、チェックビット数、
誤り訂正可能ビット数は、この値にＰＭ定されるもので
はない。−また、データ制御部２の第ｌのデータ２５を
保持する書込みデータレジスタの数は、第２図では、２
０６．２０７．２０８の３個、第４図では２０６．２０
７の２個であるが、２個または３個に限定されるもので
はなく、ｌ＠または２個以上の複数個であってもよく、
第２図及び＠４図のレジスタはラッチであってもよい。

〈効果〉 この発明は、以上説明したように、インタフェース用入
出力データ線を共用し、メモリ七ノ、−ルと接続される
データ入力線、出力線を個別に備える惧り訂正用チェッ
クピット発生兼誤り訂正用集積回路と、複数のパンクか
らなるパンク共通のデータ入力線、データ出力線を個別
に有するメモリモジュールと、前記集積回路及びメモリ
モジ一ルを制御する手段とから構成することにより、入
出力インタフェースデータ線を共用する並行読出し誉込
みに適しｆｃ誤り訂正を行なう記憶装置を実現し、入出
力インタフェースデータ線及びメモリモジュールの入出
力データ線を効率よく利用した装置を実現できる効果が
ある。

【図面の簡単な説明】

第１図はこの発明の実施例を示すブロック図、第２図及
び第４図はそれぞれ第１図中のデータ制御部の具体例を
示すブロック図、第３図及び＠５図は、それぞれ第２図
及び第４図のデータ制御部のクロック動作を説明する図
である。 １・・・メモリ制御部、２・・・データ制御部、３−１
゜３−２・・・メモリモジー−ル、４・・・バスドライ
バ、５・・・バスレシーバ、６・・・バッファ、１１・
・・スタート信号、１２・・・続出し／書込み制御信号
、１３・・・アドレス、１４・・・データ、２１・・・
バス制御信号、２２・・・データ制御信号、２３−１．
２３−２・・・メモリモジュール制御信号、２４−１．
２４−２・・・メモリモジュールアドレス、２５・・・
第１のデータ、２６・・・第２のデータ、２７・・・第
３のデータ、２８・・・第４のデータ、１０１，１０５
・・・続出しデータレジスタ、１０２・・・シンドロー
ム発生回路、１０３゜１０３′・・・デコード回路、１
０４・・・誤り訂正回路、１０６．１０７，１０８．１
１２・・・沓込みｒ−タレジスタ、１０９，１０９’・
・・選択回路、１１ｏ・・・チェ、クビット発生回路、
１１１′・・・誤り訂正回路、１１３，１１５・・・レ
シーバ、１１４．１１６・・・パ、ファ、２０１，２０
２，２０５，２０６，２０７゜２０８．２０９，２１０
，２１１，２１３・・・データ、２０３．２０３’・・
・シンドローム、２０４゜２０４′・・・娯り指定信号
、２１２，２１２’・・・チェックビット、２２−１．
２２−２．２２−３．２２−４．２２−７゜２２−８・
・・クロ、り、２２−５・・・選択信号、２２−９・・
・入出力切替え信号。 特許出願人　日本電気株式会社 代理人草　野　卓

Claims (1)

【特許請求の範囲】
1. （１）　　誤り訂正を行なう記憶装置において、個別の
   データ入力及びデータ出力を共用するアドレス及び読出
   し書込み制御信号がパンクごとに与えられることの可能
   な複数のパンクからなる記憶部と、インタフェース用デ
   ータ入出力線を共用し、前記記憶部のデータ入力及びデ
   ータ出力とそれぞれ個別に接続されているデータ制御信
   号の与えられる倶シ訂正符号発生兼誤り訂正用回路と、
   スタート信号、アドレス及び読出し／書込み制御信号を
   入力とし、前記記憶部へ与える各パンク尋位で制御でき
   るアドレス及び読出し沓込み制御信号と、前記誤シ訂正
   符号発生兼誤り訂正用回路へチェックピットの発生と、
   ｍｂ訂正を行なうようデータ制御信号を発生する制御部
   とを含む並行動作可能な記憶装置。