JPS5911152B2 - パタ−ンマツチング方法及びその実施装置 - Google Patents
パタ−ンマツチング方法及びその実施装置Info
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- JPS5911152B2 JPS5911152B2 JP51125402A JP12540276A JPS5911152B2 JP S5911152 B2 JPS5911152 B2 JP S5911152B2 JP 51125402 A JP51125402 A JP 51125402A JP 12540276 A JP12540276 A JP 12540276A JP S5911152 B2 JPS5911152 B2 JP S5911152B2
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Description
【発明の詳細な説明】
本発明は、パターンマッチング方法、特に複数の画素子
を配列した画面を走査してパターンマッチングを行う場
合、情報の圧縮を行い秀れたパターンマッチングをなす
パターンマッチング方法及３５びそれを実施する装置に
関するものである。
を配列した画面を走査してパターンマッチングを行う場
合、情報の圧縮を行い秀れたパターンマッチングをなす
パターンマッチング方法及３５びそれを実施する装置に
関するものである。
従来、文字や画像等のパターン認識に於ては、２次元画
面をマトリックス状の多数の画素子に分割し、この画面
に投影された被認識パターンの光像に対応する電気情報
を、分割した各画素から被認識パターンの特徴として抽
出し、これと基準又は標準パターンの電気情報との相関
を見出し、パター７認識を行う方法が提案されている。
この場合、各画素子に入射する光量を電気量に変換する
光電変換機構としては、回転円板を使用するもの、スポ
ツトスキヤナ一によるもの、撮像管によるもの、光電変
換素子を１列又は２次元的に配列したもの等、種々のも
のが知られている。更に、走査方法としては、（１）テ
レビの如く順次走査する方法、（２）１列に並べた光電
変換素子を、その列と直角方向に走査する方法、及び（
３）２次元配列した光電変換素子より並列同時にデータ
を取り出す方法等がある。こ＼で、各素子の走査時間を
一定とすれば、当然のことながら、全素子の走査時間は
、上述の方法（１），（２），（３）の順で長くなる。
上述の方法３＞Ｓ即ち並へ〜列同時処理の方法の場合が
、走査時間が最も短い。
面をマトリックス状の多数の画素子に分割し、この画面
に投影された被認識パターンの光像に対応する電気情報
を、分割した各画素から被認識パターンの特徴として抽
出し、これと基準又は標準パターンの電気情報との相関
を見出し、パター７認識を行う方法が提案されている。
この場合、各画素子に入射する光量を電気量に変換する
光電変換機構としては、回転円板を使用するもの、スポ
ツトスキヤナ一によるもの、撮像管によるもの、光電変
換素子を１列又は２次元的に配列したもの等、種々のも
のが知られている。更に、走査方法としては、（１）テ
レビの如く順次走査する方法、（２）１列に並べた光電
変換素子を、その列と直角方向に走査する方法、及び（
３）２次元配列した光電変換素子より並列同時にデータ
を取り出す方法等がある。こ＼で、各素子の走査時間を
一定とすれば、当然のことながら、全素子の走査時間は
、上述の方法（１），（２），（３）の順で長くなる。
上述の方法３＞Ｓ即ち並へ〜列同時処理の方法の場合が
、走査時間が最も短い。
然し、各素子からのデータを同時に処理しなければなら
ないので、回路構成が複雑になる。従つて、数字や文字
（カナの如く簡単な文字）認識（０ＣＲと称される）の
如く、マトリツクス状に配列された画素子の数が少ない
場合は、上述の方法（３）は実用化し得るが、画像認識
の如く多数の画素子が必要な場合は、その実用化は非常
な困難を伴う。従つて、本発明の主目的は、簡単な構成
により実用化し得るパターンマツチング方法及びこの方
法を実施する装置を提供せんとするものである。本発明
によるパターンマツチング方法の特徴とするところは、
複数個の画素子より成る画面を走査して該画面上のパタ
ーンを認識するパターンマツチング方法に於て、上記複
数個の画素子を各々複数個の画素子より成る複数個の画
素群に分割し、該複数個の画素群の各々の情報量の加重
和を求め、更に各画素群の情報量の加重和の列を作成し
、これをしてパターンを代表せしめるようになしたこと
に存するものである。又、本発明のパターンマツチング
方法を実施する装置の特徴とするところは、各々複数個
の画素子より成る複数個の画素群より構成した被認識パ
ターンが投影される画面と、該画面を走査して各複数個
の画素群毎に情報の加重和を得る手段と、該画素群毎の
情報の加重和の列を作る手段とより成ることに存する〇
以下、図面を参照して本発明の例を詳細に述べよう。
ないので、回路構成が複雑になる。従つて、数字や文字
（カナの如く簡単な文字）認識（０ＣＲと称される）の
如く、マトリツクス状に配列された画素子の数が少ない
場合は、上述の方法（３）は実用化し得るが、画像認識
の如く多数の画素子が必要な場合は、その実用化は非常
な困難を伴う。従つて、本発明の主目的は、簡単な構成
により実用化し得るパターンマツチング方法及びこの方
法を実施する装置を提供せんとするものである。本発明
によるパターンマツチング方法の特徴とするところは、
複数個の画素子より成る画面を走査して該画面上のパタ
ーンを認識するパターンマツチング方法に於て、上記複
数個の画素子を各々複数個の画素子より成る複数個の画
素群に分割し、該複数個の画素群の各々の情報量の加重
和を求め、更に各画素群の情報量の加重和の列を作成し
、これをしてパターンを代表せしめるようになしたこと
に存するものである。又、本発明のパターンマツチング
方法を実施する装置の特徴とするところは、各々複数個
の画素子より成る複数個の画素群より構成した被認識パ
ターンが投影される画面と、該画面を走査して各複数個
の画素群毎に情報の加重和を得る手段と、該画素群毎の
情報の加重和の列を作る手段とより成ることに存する〇
以下、図面を参照して本発明の例を詳細に述べよう。
第１図Ａ及びＢは、夫々本発明に使用する画面ＰＳを夫
々示す。
々示す。
この画面ＰＳは、夫々多数の光電変換素子（画素子）よ
り成る。尚、第１図Ａ及びＢに示す例に於ては、略々同
一の画素子を縦に８個、横に６個互に隣接してマトリツ
クス状に配列して画面ＰＳを形成し、この画面ＰＳを夫
々８個の画素子より成る６個の画素群Ａ，Ｂ，Ｃ，Ｄ．
Ｅ及びＦに分割した場合である。即ち、６個の画素群Ａ
乃至Ｆは、夫々８個の画素子Ａ１〜Ａ８，Ｂｌ〜Ｂ８，
Ｃｌ〜Ｃ８，Ｄｌ〜Ｄ８，Ｅｌ〜Ｅ８及びＦ１〜Ｆ８よ
り成る。籾て、第１図Ａに示す画面ＰＳには、クロスハ
ツチで示す如く、一例として数字「２」が投影され、一
方第１図Ｂに示す画面ＰＳには、数字「３」が投影され
ている。
り成る。尚、第１図Ａ及びＢに示す例に於ては、略々同
一の画素子を縦に８個、横に６個互に隣接してマトリツ
クス状に配列して画面ＰＳを形成し、この画面ＰＳを夫
々８個の画素子より成る６個の画素群Ａ，Ｂ，Ｃ，Ｄ．
Ｅ及びＦに分割した場合である。即ち、６個の画素群Ａ
乃至Ｆは、夫々８個の画素子Ａ１〜Ａ８，Ｂｌ〜Ｂ８，
Ｃｌ〜Ｃ８，Ｄｌ〜Ｄ８，Ｅｌ〜Ｅ８及びＦ１〜Ｆ８よ
り成る。籾て、第１図Ａに示す画面ＰＳには、クロスハ
ツチで示す如く、一例として数字「２」が投影され、一
方第１図Ｂに示す画面ＰＳには、数字「３」が投影され
ている。
従つて、第１図Ａ及びＢの例は、パターンとして数字「
２」及び［３」を夫々認識する場合である。今、第１図
Ａ及びＢに示す如く数字「２」及び「３」が投影されて
いる画面ＰＳの各画素子の情報量を２値で示し、各画素
群Ａ−Ｆの情報量の加重和を、後述する装置により得れ
ば、第２図に示す表となる。
２」及び［３」を夫々認識する場合である。今、第１図
Ａ及びＢに示す如く数字「２」及び「３」が投影されて
いる画面ＰＳの各画素子の情報量を２値で示し、各画素
群Ａ−Ｆの情報量の加重和を、後述する装置により得れ
ば、第２図に示す表となる。
即ち、画面ＰＳ上の数字「２」は｛５，１，２，４，１
，６｝なる情報の加重和の数列によりそのパターンが代
表され、同様、画面ＰＳ上の数字［３」は｛５，１，５
，１，２，５｝なる情報の加重和の数列によりそのパタ
ーンが代表される。同様に、他の数字、又は文字等を画
面ＰＳに投影し、それ等に対応する情報の加重和の数列
を作成し、記憶させておき、未知の被認識パターンを画
面に投影し、その情報の加重和の数列と既に記憶してい
るパターン（標準パターン）の情報の加重和の数列と比
較すれば、未知の被認識パターンが既に記憶しているど
のパターンに属するか否が、判別し得るものである。こ
の場合、従来に比して情報の圧縮ができ、従つて処理時
間が短縮され、その為の回路構成も簡単となり、その実
用化が容易である。次に、第３図を参照して、上述した
情報の加重和の数列を得る装置の一例を説明しよう。第
３図に於て、１は光電変換素子群より成る第１図に示す
画面ＰＳをターゲツトとしてその内部に有する、例えば
テレビカメラで、図示せずも被認識パターンを撮像し、
その光像を画面ＰＳに得る。２はクロツクパルス発生器
で、これよりのクロツクパルスが、走査回路３を介して
テレビカメラ１に供給されると、画面ＰＳの画素Ａｌ，
Ａ２・・・・・・Ｆ７，Ｆ８が例えば順次走査され、そ
れ等よりの電気出力（情報）が、画面ＰＳの画素群Ａ乃
至Ｆの各画素子Ａｌ，Ａ２・・・・・・Ｆ７，Ｆ８に対
応して設けたアナログメモリ群ＡｌＯ，ＢｌＯ・・・・
・・ＦｌＯの素子Ａ，ｌ，Ａｌ２゜゜゛゜゜゜Ａ！８ツ
ＢｌＶ゜゜゜゜゛Ｂｌ８ツＣ１ビ゜゜゜゜゜Ｃ１８２Ｄ
１Ｆ゜゛゜゜゛Ｄｌ８ラＥｌＶ゜゛゜゜゜Ｅ１８ツＦ１
ビ゜゜゜゜゜Ｆ１８に夫々供給される。
，６｝なる情報の加重和の数列によりそのパターンが代
表され、同様、画面ＰＳ上の数字［３」は｛５，１，５
，１，２，５｝なる情報の加重和の数列によりそのパタ
ーンが代表される。同様に、他の数字、又は文字等を画
面ＰＳに投影し、それ等に対応する情報の加重和の数列
を作成し、記憶させておき、未知の被認識パターンを画
面に投影し、その情報の加重和の数列と既に記憶してい
るパターン（標準パターン）の情報の加重和の数列と比
較すれば、未知の被認識パターンが既に記憶しているど
のパターンに属するか否が、判別し得るものである。こ
の場合、従来に比して情報の圧縮ができ、従つて処理時
間が短縮され、その為の回路構成も簡単となり、その実
用化が容易である。次に、第３図を参照して、上述した
情報の加重和の数列を得る装置の一例を説明しよう。第
３図に於て、１は光電変換素子群より成る第１図に示す
画面ＰＳをターゲツトとしてその内部に有する、例えば
テレビカメラで、図示せずも被認識パターンを撮像し、
その光像を画面ＰＳに得る。２はクロツクパルス発生器
で、これよりのクロツクパルスが、走査回路３を介して
テレビカメラ１に供給されると、画面ＰＳの画素Ａｌ，
Ａ２・・・・・・Ｆ７，Ｆ８が例えば順次走査され、そ
れ等よりの電気出力（情報）が、画面ＰＳの画素群Ａ乃
至Ｆの各画素子Ａｌ，Ａ２・・・・・・Ｆ７，Ｆ８に対
応して設けたアナログメモリ群ＡｌＯ，ＢｌＯ・・・・
・・ＦｌＯの素子Ａ，ｌ，Ａｌ２゜゜゛゜゜゜Ａ！８ツ
ＢｌＶ゜゜゜゜゛Ｂｌ８ツＣ１ビ゜゜゜゜゜Ｃ１８２Ｄ
１Ｆ゜゛゜゜゛Ｄｌ８ラＥｌＶ゜゛゜゜゜Ｅ１８ツＦ１
ビ゜゜゜゜゜Ｆ１８に夫々供給される。
一方、クロツクパルス発生器２よりの出力が、シフトレ
ジスタ４に供給されるので、このシフトレジスタ４は、
アナログメモリ素子Ａ，，，Ａｌ２・・・・・・Ｆｌ７
，Ｆｌ８に順次信号を与えるので、これ等は各画素子Ａ
１・・・・・・Ｆ８よりの情堂を順次記憶する。更に、
カウンタ５に、クロツクパルスがその発生器２より供給
され、このカウンタ５はクロクパルスを計数する。各ア
ナログメモリ群ＡｌＯ−ＦｌＯの出力は、夫々情報の加
重和として、演算増巾器Ａ２Ｏ−Ｆ２Ｏを通じ、更にア
ナログスイツチＡ３Ｏ−Ｆ３Ｏを介して、演算部６に供
給され、、演算処理される。
ジスタ４に供給されるので、このシフトレジスタ４は、
アナログメモリ素子Ａ，，，Ａｌ２・・・・・・Ｆｌ７
，Ｆｌ８に順次信号を与えるので、これ等は各画素子Ａ
１・・・・・・Ｆ８よりの情堂を順次記憶する。更に、
カウンタ５に、クロツクパルスがその発生器２より供給
され、このカウンタ５はクロクパルスを計数する。各ア
ナログメモリ群ＡｌＯ−ＦｌＯの出力は、夫々情報の加
重和として、演算増巾器Ａ２Ｏ−Ｆ２Ｏを通じ、更にア
ナログスイツチＡ３Ｏ−Ｆ３Ｏを介して、演算部６に供
給され、、演算処理される。
尚、この演算部６に就いては、本発明と直接関係がない
ので、その詳細説明は、これを省略する。カウンタ５の
出力は、ワンシヨツトマルチＡ４Ｏ，Ｂ４Ｏ・・・・・
・Ｆ４Ｏを介してアナログスイツチＡ３Ｏ，Ｂ３Ｏ・・
・・・・Ｆ３Ｏに夫々供給され、それ等の開閉制御を行
う。即ち、第１図に示す如く、各々８個の画素より成る
６個の画素群Ａ−Ｆを有する画面ＰＳを光電変換素子と
するカメラ１を使用する場合、カウンタ５は、クロツク
パルスを８個計数する毎に、ワンシヨツトマルチＡ４Ｏ
−Ｆ４Ｏを仰してアナログスイツチＡ３Ｏ−Ｆ３Ｏを順
次導通となす。従つて、アナログメモリ群ＡｌＯ−Ｆｌ
Ｏに記憶されている、カメラ１内の画面ＰＳの画素群Ａ
−Ｆに対応する情報が、夫々加重和出力として、演算部
６に供給される。斯くして、演算部６に於て、前述した
如き情報の加重和の数列が得られるものである。籾て、
上述は、各画素子よりの電気情報は「Ｏ」又は「１」の
場合であり、例えば第１図Ａに示す如く数字「２」が投
影されている場合、全画素群の電気情報の数列は｛５，
１，２，４，１，６｝である。
ので、その詳細説明は、これを省略する。カウンタ５の
出力は、ワンシヨツトマルチＡ４Ｏ，Ｂ４Ｏ・・・・・
・Ｆ４Ｏを介してアナログスイツチＡ３Ｏ，Ｂ３Ｏ・・
・・・・Ｆ３Ｏに夫々供給され、それ等の開閉制御を行
う。即ち、第１図に示す如く、各々８個の画素より成る
６個の画素群Ａ−Ｆを有する画面ＰＳを光電変換素子と
するカメラ１を使用する場合、カウンタ５は、クロツク
パルスを８個計数する毎に、ワンシヨツトマルチＡ４Ｏ
−Ｆ４Ｏを仰してアナログスイツチＡ３Ｏ−Ｆ３Ｏを順
次導通となす。従つて、アナログメモリ群ＡｌＯ−Ｆｌ
Ｏに記憶されている、カメラ１内の画面ＰＳの画素群Ａ
−Ｆに対応する情報が、夫々加重和出力として、演算部
６に供給される。斯くして、演算部６に於て、前述した
如き情報の加重和の数列が得られるものである。籾て、
上述は、各画素子よりの電気情報は「Ｏ」又は「１」の
場合であり、例えば第１図Ａに示す如く数字「２」が投
影されている場合、全画素群の電気情報の数列は｛５，
１，２，４，１，６｝である。
即ち、第１図Ａの場合、画素Ａ２，Ａ３，Ａ４，Ａ５及
びＡ７にパターンが投影され、これ等より「１」なる電
気情報が夫々得られ、画素Ａｌ，Ａ６及びＡ８ノにはパ
ターンが投影されず、これ等よりは［０」なる電気情報
、即ち電気情報は得られず、全体として０５”なる電気
情報が画素群Ａから加重和として得られているが、今、
仮に画素Ａｌ，Ａ３，，ｌＸ４，Ａ６及びＡ８にパター
ンが投影され、これ等より電気情報「１」が得られ、他
の画素Ａ２，Ａ５及びＡ７にはパターンが投影されず、
これ等より情報が得られない場合、即ち画素群Ａに投影
されるパターンが前者と異る場合でも、画素群Ａより得
られる電気情報の加重和は、６５１となり、前者と同一
となる。
びＡ７にパターンが投影され、これ等より「１」なる電
気情報が夫々得られ、画素Ａｌ，Ａ６及びＡ８ノにはパ
ターンが投影されず、これ等よりは［０」なる電気情報
、即ち電気情報は得られず、全体として０５”なる電気
情報が画素群Ａから加重和として得られているが、今、
仮に画素Ａｌ，Ａ３，，ｌＸ４，Ａ６及びＡ８にパター
ンが投影され、これ等より電気情報「１」が得られ、他
の画素Ａ２，Ａ５及びＡ７にはパターンが投影されず、
これ等より情報が得られない場合、即ち画素群Ａに投影
されるパターンが前者と異る場合でも、画素群Ａより得
られる電気情報の加重和は、６５１となり、前者と同一
となる。
従つて、斯る場合は、パターン認識が誤つて行われるこ
とになる。然し乍ら、例えば適当なる画素子に重み付け
をなせば、即ち、例えば画素群Ａの画素Ａ２，Ａ４，Ａ
６及びＡ８に重み乍けを行い、これ等各画素よりの電気
情報は［０．５」として得られるようになし、他は前例
と同様に「１」又は「Ｏ」となす。
とになる。然し乍ら、例えば適当なる画素子に重み付け
をなせば、即ち、例えば画素群Ａの画素Ａ２，Ａ４，Ａ
６及びＡ８に重み乍けを行い、これ等各画素よりの電気
情報は［０．５」として得られるようになし、他は前例
と同様に「１」又は「Ｏ」となす。
これを前述の誤認識の場合に就き説明する。今、第１図
Ａに示す如く、画素Ａ２，Ａ３，Ａ４，Ａ５及びＡ７に
パターンが投影され、他の画素Ａｌ，Ａ６及びＡ８には
パターンが投影されていないとすれば、この場合の電気
情報は｛０，０．５，１，０．５，１，０，１，０｝
となり、画素群Ａよりの電気情報の加重和は６４”とな
る。一方、画素Ａｌ，Ａ３，Ａ４，Ａ，及びＡ８にパタ
ーンが投影され、他の画素Ａ２，Ａ５及びＡ７にはパタ
ーンが投影されていない場合は、得られる電気情報は｛
１，０，１，０．５，０，０．５，０，０．５｝となり
、その加重和は”３．５゛となり、これは前者と異る。
即ち、上述の如く適当なる画素に重み付けを行えば、重
み付けをしない場合は、識別し得ないパターンをも識別
し得ると云う効果がある。この画素に重み付けを行う装
置の一例を、第３図を参照して説明しよう。
Ａに示す如く、画素Ａ２，Ａ３，Ａ４，Ａ５及びＡ７に
パターンが投影され、他の画素Ａｌ，Ａ６及びＡ８には
パターンが投影されていないとすれば、この場合の電気
情報は｛０，０．５，１，０．５，１，０，１，０｝
となり、画素群Ａよりの電気情報の加重和は６４”とな
る。一方、画素Ａｌ，Ａ３，Ａ４，Ａ，及びＡ８にパタ
ーンが投影され、他の画素Ａ２，Ａ５及びＡ７にはパタ
ーンが投影されていない場合は、得られる電気情報は｛
１，０，１，０．５，０，０．５，０，０．５｝となり
、その加重和は”３．５゛となり、これは前者と異る。
即ち、上述の如く適当なる画素に重み付けを行えば、重
み付けをしない場合は、識別し得ないパターンをも識別
し得ると云う効果がある。この画素に重み付けを行う装
置の一例を、第３図を参照して説明しよう。
即ち、各アナログメモリ素子Ａｌｌ，Ａｌ２・・・・・
・Ｆｌ３の出力側に、夫々抵抗値が必要な重み付けに対
応して異つている抵抗器ＡｌＲゞＡ８ＲＦＢｌＲ〜Ｂ８
Ｒラ゜゜゛゜゛゜Ｆ１Ｒ〜Ｆ８Ｒを接続し）アナログメ
モリ素子Ａｌｌ・・・・・・Ｆｌ８の出力を、これ等抵
抗器ＡｌＲ・・・・・・Ｆ粗を介して演算部６に供給す
れば、上述の重み付けができる。尚、上述は多数の画素
群より成る画面を順次走査する場合に就き述べたが、走
査は順次走査に限定する必要はなく、他の種々の走査方
法を採用し得ることは、勿論である。
・Ｆｌ３の出力側に、夫々抵抗値が必要な重み付けに対
応して異つている抵抗器ＡｌＲゞＡ８ＲＦＢｌＲ〜Ｂ８
Ｒラ゜゜゛゜゛゜Ｆ１Ｒ〜Ｆ８Ｒを接続し）アナログメ
モリ素子Ａｌｌ・・・・・・Ｆｌ８の出力を、これ等抵
抗器ＡｌＲ・・・・・・Ｆ粗を介して演算部６に供給す
れば、上述の重み付けができる。尚、上述は多数の画素
群より成る画面を順次走査する場合に就き述べたが、走
査は順次走査に限定する必要はなく、他の種々の走査方
法を採用し得ることは、勿論である。
従つて、画素の配列及び群の構成も順次走査に準ず必要
はなく、例えば第４図に於て、十字マーク及びＯ印マー
クを附して示す如く、互に離れた位置にある画素を群と
してまとめても、同様の結果が得られるもので、この場
合にも、適当な画素の情報に対して重み付けを行い、パ
ターン認識の精度を向上し得るは、勿論である。
はなく、例えば第４図に於て、十字マーク及びＯ印マー
クを附して示す如く、互に離れた位置にある画素を群と
してまとめても、同様の結果が得られるもので、この場
合にも、適当な画素の情報に対して重み付けを行い、パ
ターン認識の精度を向上し得るは、勿論である。
その他、被認識パターンに応じて、画面を構成する画素
の数、その群構成及び走査方法等を任意に変更しても、
同様の結果が得られること明らかであろう。
の数、その群構成及び走査方法等を任意に変更しても、
同様の結果が得られること明らかであろう。
第１図Ａ及びＢは夫々本発明に使用する光電変換画面を
示す平面図、第２図は第１図に示す画面より得られる情
報量を示す図、第３図は本発明を実施する装置の一例の
系統図、第４図は本発明に使用する光電変換画面の他の
例の平面図である。
示す平面図、第２図は第１図に示す画面より得られる情
報量を示す図、第３図は本発明を実施する装置の一例の
系統図、第４図は本発明に使用する光電変換画面の他の
例の平面図である。
Claims (1)
- 【特許請求の範囲】 １ 行（横）及び列（縦）方向に配列した複数個の画素
子より成る画面を順次走査して該画面上に投影されたパ
ターンを認識するパターンマッチング方法に於て、上記
複数個の画素子を各々少く共２行に亘る複数個の連続し
た画素子より成る複数個の画素群に分割し、該画素群の
各々の最後の画素子は続く画素群の最初の画素子と連続
し、上記画面を構成する複数個の画素子の全べては上記
複数個の画素群のいづれかに属するようになし、認識さ
れるべきパターンの基準となるパターンを上記画面に投
影し、該画面の上記複数個の画素群の各々の情報の加重
和を求め、上記基準パターンを示す情報の加重和の列を
上記各画素群の情報の加重和の列より作成し、一方、こ
れと同様に認識されるべきパターンを代表する情報の加
重和の列を作り、該認識されるべきパターンを代表する
情報の加重和の列を上記基準パターンを示す情報の加重
和の列と比較し上記認識されるべきパターンが基準のパ
ターンと同一か否かを判定するようになしたことを特徴
とするパターンマッチング方法。 ２ 上記複数個の画素群の少く共１個の画素群を構成す
る複数個の画素子に重み付けをしたことを特徴とする特
許請求の範囲第１項記載のパターンマッチング方法。 ３ 行（横）及び列（縦）方向に配列した複数個の画素
子より成る画面を順次走査して該画面上に投影されたパ
ターンを認識するパターンマッチング装置に於て、上記
画面を各々少く共２行に亘る連続した複数個の画素子よ
り成る複数個の画素群より形成し、該画素群の各々の最
後の画素子は続く画素群の最初の画素子と連続する如く
なし、上記画面を構成する複数個の画素子の全べては上
記複数個の画素群のいづれかに属するようになし、基準
のパターン及び認識されるべきパターンが投影されてい
る上記画面の上記複数個の画素群の各々の情報の加重和
を得る装置と、上記基準及び認識されるべきパターンを
代表する情報の加重和の列を上記各画素群の情報の加重
和の列より作成する装置と、上記認識されるべきパター
ンを代表する情報の加重和の列を基準パターンを代表す
る情報の加重和の列と比較し上記認識されるべきパター
ンが基準のパターンと同一か否かを判定する装置とを有
することを特徴とするパターンマッチング装置。 ４ 上記複数個の画素群の少く共１個の画素群は夫々重
み付けされた複数個の画素子より成ることを特徴とする
特許請求の範囲第３項記載のパターンマッチング装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51125402A JPS5911152B2 (ja) | 1976-10-19 | 1976-10-19 | パタ−ンマツチング方法及びその実施装置 |
| GB43288/77A GB1563756A (en) | 1976-10-19 | 1977-10-18 | Pattern matching method and apparatus |
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| US05/846,212 US4218673A (en) | 1976-10-19 | 1977-10-27 | Pattern matching method and such operation system |
Applications Claiming Priority (1)
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| JP51125402A JPS5911152B2 (ja) | 1976-10-19 | 1976-10-19 | パタ−ンマツチング方法及びその実施装置 |
Publications (2)
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| JPS5350620A JPS5350620A (en) | 1978-05-09 |
| JPS5911152B2 true JPS5911152B2 (ja) | 1984-03-13 |
Family
ID=14909230
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51125402A Expired JPS5911152B2 (ja) | 1976-10-19 | 1976-10-19 | パタ−ンマツチング方法及びその実施装置 |
Country Status (5)
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- 1977-10-27 US US05/846,212 patent/US4218673A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
| Publication number | Publication date |
|---|---|
| FR2368847B1 (ja) | 1984-04-06 |
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